随着集成电路工艺向着深亚微米方向的不断发展，集成电路设计对电路速度的要求越来越高，片外时钟已无法满足几百兆赫兹的要求，因此必须设计片内高频时钟产生电路。锁相环和延迟锁相环时钟发生器以其低造价、高性能、易于集成的优点成为工业设计的主流。本文的工作内容是基于延迟锁相环的高频时钟产生电路的研究和设计。 高性能DLL具有频带宽、相位抖动小、功耗低等特点。要实现这些目标是很困难的。一种既能提高带宽又可以得到低抖动的方法，是变化DLL的环路带宽，使之能够跟踪DLL的工作频率。本文便根据这种思想，设计了一个采用自偏置结构的DLL，整个环路的所有偏置点全由偏置生成电路产生，不需要外加带隙电压源。压控延迟线采用了带对称负载结构的差分延迟单元，具有较高的线性度和噪声抑制能力。环路中的鉴相器采用数字鉴频鉴相器结构，没有反馈回路，提高了工作频率，并且缓解了传统鉴频鉴相器中死区的产生。电荷泵结构也作了一定的改进，有效的消除了电流失配，并使得电荷注入、电荷分享等寄生效应得到了最大程度上的缓解。 基于DLL的高频时钟产生电路没有得到广泛应用的一个重要原因是低频多相时钟到高频时钟转换电路的设计比较困难。如何能做到既具有较高的倍频系数又只在多相时钟信号的上升沿(或下降沿)工作仍是该电路设计的难点。本文提出了一种实现低频多相时钟到高频时钟转换的倍频器的电路结构。该电路只在多相时钟信号的上升沿工作，而且倍频系数可以达到10以上。 本文结合上述的自偏置结构DLL和倍频器电路，基于0.18 μm标准CMOS工艺和1.8V电源电压设计了一款基于DLL的高频时钟产生电路芯片。该芯片的参考时钟为100MHz，输出高频时钟为1GHz。比同档次设计具有更低的功耗和更短的锁定时间，达到了较高的性能指标。