随着多媒体技术的快速发展,静止图像的应用越来越广泛。它的应用主要集中在图像的存储和图像的传输两方面,但是从具体应用中我们可以发现当模拟量数字化后其频带大大加宽,数码率非常高,静止图像占用了越来越多的存储空间。在这样的条件下,静止图像的压缩成为了一个研究的热点。目前静止图像的压缩算法以JPEG和JPEG2000为主。本论文采用JPEG标准,完成了JPEG编码算法的芯片设计。论文首先阐述了JPEG压缩算法的基本理论;其次用软件的方法验证了这套理论的可行性;然后完成了JPEG算法的ASIC(Application Specific Integrated Circuit)芯片设计,包括整体结构设计、各模块的结构设计、仿真验证、综合、版图设计以及形式验证等。本论文课题的芯片设计利用Verilog硬件描述语言和多种EDA(Electronic Design Automatic)工具完成的。按照正向设计的流程,最终得出了芯片整体电路的网表和版图。本芯片总门数相当于三十万门左右的标准单元,仿真时钟频率为100MHz,软件验证压缩率约为9:1。