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随着微波通讯技术的迅速发展,人们对通讯设备的要求也越来越高。体积小,重量轻,可靠性高,稳定性好等优点使得微波单片集成电路（MMIC）在微波通讯领域逐渐取代了传统的波导系统和混合集成电路。最近几年,深亚微米CMOS 工艺逐渐成熟,使用CMOS 工艺制备的片上集成电路的性能也不断得到提高。在无线通讯对CMOS 射频集成电路需求的大背景下,本论文围绕着射频集成电路必不可缺少的、有多种应用的无源器件-共面波导和平面螺旋电感进行大量的研究,发现由于体硅工艺衬底电阻率低、寄生大,使得片上共面波导的损耗过大、集成电感的品质因数和自谐振频率难于提高。而SOI 材料（被称为21 世纪的硅材料）采用低掺杂衬底结构可以抑制镜像电流,减小衬底能量损失,会大大降低片上元件的传输损耗。论文在硅和SOI 衬底上进行了大量的实验研究,得出了一些结论。主要的研究工作如下: 1. 研究了不同衬底上共面波导（CPW）的损耗特性。实验结果表明:采用SOI（20Ω·㎝）和硅（20Ω·㎝）做衬底的共面波导传输线,其损耗前者比后者有明显的减少;而在硅（20Ω·㎝）上沉积1 μm SiO2并制备CPW,其损耗也大大降低;采用高阻SOI（1000Ω·㎝）制备的CPW 在2GHz 损耗仅为0.13dB/mm;在低阻硅上采用地屏蔽技术制作的CPW 在整个频段内的损耗可与高阻SOI 衬底上相比拟。2. 在大量文献调研的基础上,总结了集成电感的研究现状与进展,详细介绍了集成电感的结构和模型,分析了集成电感值和Q 值的意义。并利用三维电磁场仿真软件HFSS 仿真了寄生效应对集成电感品质因数的影响。3. 在硅（0.5Ω·㎝）和SOI（0.5Ω·㎝和20Ω·㎝）衬底上制作了2 种类型的集成电感,并尝试在硅衬底上采用地屏蔽技术以降低集成电感的衬底损耗。测试其S 参数,并采用去嵌入（Deembedding）的方法去除了集成电感测试中焊盘对测试结果的影响,得出集成电感真实的S 参数,并对测试结果进行了详细的分析,验证了仿真结果的同时也得出了一些有用的结论:地屏蔽技术可以降低集成电感的衬底损耗;SOI 集成电感相对于硅集成电感品质因数和工作频率都有大幅度的提高等。这些分析和结论对今后的集成电感设计和SOI 材料的应用都有一定的指导意义。