信道纠错码作为数字通信系统物理层技术的核心,一直以来都是理论与工程实现研究的热点。目前构成信道纠错码研究领域的四大内容分别是理论分析、算法设计与仿真、硬件实现和系统测试。其中,系统测试是沟通算法设计和硬件实现的桥梁。近年来受海量数据存储与高清传输的驱动,通信系统极低误比特率(BER)性能受到关注,致使测试技术日渐成为通信技术发展不可或缺的重要手段。本文主要研究适用于不同纠错码类型且能实现极低BER测试的信道编译码算法及硬件实现,为定量研究不同码型在极低BER区域的性能提供测试方法。主要工作及其成果如下：　　 ⑴为了给信道编译码研究提供便捷的测试方法,有必要研究能兼容测试多种码型极低BER性能的方法和能用外界采集的数据测试编译码器的技术,但是这方面的研究较少受到研究者关注。为了提供便捷的信道编译码测试方法,针对降低测试平台重构复杂度和实现数据无差错传输的目标,将开放式系统互联(OSI)的分层思想运用于可重构系统中,构建信道编译码系统测试平台。实验表明,基于本文所提出的可重构信道编译码测试方法,实现多边类型低密度奇偶校验(LDPC)码和Golay码BER达到10-10级别的性能测试,同时能够用外界采集的数据高速测试编译码器性能。　　 ⑵当前LDPC码译码器架构的研究,主要集中于面向具体应用的结构化LDPC码的译码器架构,鲜见以测试为目标的可用于多种码型的通用译码器架构。为了在同一译码器架构中实现多种LDPC码译码,以随机LDPC码作为设计出发点,利用LDPC码的树状图结构,我们提出基于缓存的LDPC码译码器架构。FPGA验证表明,该译码器架构能以较高的吞吐量和较低的资源消耗实现多种LDPC码译码。　　 ⑶为了实现高吞吐量和低资源消耗的通用LDPC码译码器,在一个高效的译码器架构下,以降低校验点和变量点的运算复杂度为目标,有必要研究适用于硬件实现的译码算法。面向译码器的高效硬件实现,基于Reed所提出的比特错误概率估计方法,结合Chase的代数软判决译码算法,从代数软判决的角度出发,我们提出基于Reed方法的译码算法。研究发现该译码算法与Min-Sum译码算法具有相同的形式。　　 ⑷目前有关Golay码代数软判决译码算法的研究主要考虑如何提高纠错性能,鲜有学者关注Golay码面向硬件实现的译码算法。以硬件实现为目标,针对降低译码算法复杂度,采用改进概率表征值和缩减错误模式集合的方法,我们提出适用于硬件实现的Golay码可纠六错的软判决译码算法。计算机仿真表明,译码算法复杂度得到较大幅度降低,尤其是高信噪比条件下,如信噪比为5dB时,算法复杂度降低了11.89倍。　　 ⑸为了测试Golay码的极低BER性能,必须对Golay码译码算法进行硬件建模。基于所提出的Golay码可纠六错的软判决译码算法,为了避免集中式控制方法所导致的高硬件复杂度,我们将路由协议与分布式控制方法应用于软判决译码器的设计。实验表明,本文所提出的软判决译码器相较Chase软判决译码器,在保持相同的BER性能的同时,具有更低的硬件资源占用,尤其是高信噪比条件下,如信噪比为5dB时,资源消耗降低了5.63倍。