编译码是数字通信系统中一个十分重要的环节，它的性能直接决定了一个数字通信系统性能的优劣。长期以来人们一直在探索更加简便、可靠、数据冗余度低的编译码方法，尤其是在海量存储与高速数据传输应用中。本文工作所依据的复数旋转码，就是为了解决已有差错控制编码在纠正多位错时译码算法复杂而诞生的。在近年的研究中，特别是在迭代译码思想引入后，不但保留了其算法简便的优点，还极大地提高了其译码性能，从而为实际应用打下了基础。本文基于FPGA技术，设计了一种高码率(47，13)复数旋转码编码器和译码器，并在ALTERA公司的开发板上实现了4次迭代译码算法。测试结果表明，译码器运行过程稳定，结果正确。本文分为六章。第一章为绪论，介绍了复数旋转码的产生背景、相关研究及硬件实现平台。第二章为复数旋转码编码译码原理，讨论了复数旋转码编码原理、译码原理以及改进后的迭代大数译码原理，用C语言进行了仿真并分析了其结果和性能。第三章为FPGA编码器的设计，介绍了FPGA编码器的引脚、硬件结构、内外部信号及其设计过程。第四章为FPGA译码器的设计，介绍了FPGA译码器的引脚、硬件结构、内外部信号及其设计过程，迭代译码的硬件实现方法。第五章为FPGA译码器性能分析，首先提出了基于ALTERA公司开发板的一种硬件仿真方法；然后对译码器硬件仿真结果与其软件仿真结果比较，从而证明了其正确性；最后还将仿真结果与一种同样具有高码率的RS码译码器的仿真结果进行了对比分析，为其今后走向实际应用提供了一定的依据。最后一章是结论与展望，对本文工作进行了总结，分析了设计过程中遇到的问题，并对设计中的不足之处提出了改进意见。