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近年来，随着对信息流量需求的不断增长，串行通信技术SerDes以其大容量、高速性、较强的抗干扰能力和低廉的成本，取代并行接口技术，成为高速接口技术的主流，广泛应用于广域网(WAN)、局域网(LAN)和不断升级的存储区域网(SAN)。
SerDes系统发射模块中需要一个时钟倍频器为串行器提供时钟信号。对于采用半速率结构的串行器，时钟倍频器只需要提供一个频率为串行输出信号工作速率一半的时钟信号。
本论文在分析比较各种时钟倍频器方案基础上，选择基于锁相环的时钟倍频器。在分析介绍基本锁相环以及电荷泵锁相环基本原理的基础上，采用TSMC0.18μmCMOS工艺，设计并实现了应用于6.25Gb/s系统中的3.125GHz时钟倍频器，并在此基础上，改进电路结构，提高工作速度，设计并实现了应用于12.5Gb/s的SerDes系统中的6.25GHz时钟倍频器。
本论文设计的时钟倍频器电路包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。设计过程中注意鉴频鉴相器和电荷泵电路的高速性。采用TSPC结构的动态D触发器和伪NMOS逻辑的或非门实现鉴频鉴相器，在解决鉴相死区的同时缩短反馈延时，提高鉴相精度；电荷泵电路使用电流舵型结构，并采用正反馈原理加快开关的切换速度以提高电荷泵的工作速度。压控振荡器是时钟倍频器电路中的关键电路，采用双延时环路提高电路的振荡频率，同时加入正反馈锁存器，加快输出结点电平的转换速度，降低相位噪声并有利于提高振荡频率。分频器设计中考虑第一级电路的高速性。在3.125GHz时钟倍频器中，20分频器由CMOS结构的高速、占空比为20％的5分频器和低速4分频器级联组成：在6.25GHz时钟倍频器中，20分频器则由SCFL锁存器结构的2分频器和CMOS结构的10分频器级联组成。
论文给出了3.125GHz和6.25GHz电荷泵锁相环的电路设计，版图设计及后仿真结果。后仿真结果表明设计满足指标要求。同时给出3.125GHz时钟倍频器的测试结果，测试结果显示，时钟倍频器在3.0～3.2GHz锁定，抖动小于0.1UI，满足设计指标。