序列比对是生物信息学的重要研究内容之一。随着生物序列数据库规模的不断扩大,通用计算平台因其在运算粒度、存储调度等方面的能力有限而难以满足序列比对的计算需求,基于硬件平台的加速实现能够有效解决数据的产生速度与处理速度之间的失配问题。本文针对多个短序列的同时识别,实现了一种可确定目标序列最优截取长度的多个序列并行比对加速器的硬件架构,并且针对序列比对任务之间存在空闲计算状态的问题,提出了一种回溯优化方案。具体工作包括:首先,针对序列识别时间成本高的问题,提出了多序列并行比对加速器的硬件实现架构。在多样本复用测序等场景中,目标序列由标记序列与样本序列组成。为了确定标记序列的长度,首先根据标记序列的所有可能长度对目标序列进行截取,然后采用脉动阵列结构计算比对得分,通过比较得分确定目标序列的最优截取长度。为了实现序列识别,采用并行结构对多个短序列进行同时比对,从而筛选出与目标序列匹配程度最高的参考序列,并通过回溯对插入、删节和替代错误进行统计。然后,针对相邻序列比对任务之间等待时间较长的问题,提出了一种可重复利用存储资源的回溯优化方案。该方案仅使用单个存储器存储由不同比对任务生成的回溯信息,即在存储器的不同区域对回溯信息进行连续地交替写入与读取,从而缩短了相邻两个序列比对任务之间的时间。进而,对该方案进行优化,通过控制存储器读、写地址按照递增或递减的顺序交替生成,使得相邻比对任务生成的回溯信息能够同时被写入或读出存储器,从而提高脉动阵列的利用率。进一步,基于现场可编程门阵列（Field Programmable Gate Array,FPGA）平台对多序列并行比对加速器进行仿真与板级验证。结果表明,与在配置有Intel Core i5 2.4 GHz CPU的通用计算机上运行时所需的时间相比,当系统时钟信号频率为50 MHz时,该加速器至少可以获得800倍的加速性能。与采用两级流水的回溯方案相比,提出的回溯优化方案能够在获得相似加速效果的同时减少存储资源的消耗。