随着微电子技术的发展，芯片特征尺寸不断缩减而集成度持续上升，当前处理器单片集成晶体管数量已达十亿以上，芯片产品小型化和高性能化已形成必然，但功耗密度的上升一直是制约集成电路发展的瓶颈，其结果势必造成芯片越来越“热”。微电子芯片的性能、可靠性与寿命一直受工作温度及其分布的影响，因此，如何评估和解决芯片的热问题是设计人员亟待解决的关键问题之一。纳米级金属互连已达13层，顶层互连线承载的高速、高驱动大信号，低K介质较差的热导率以及远离低温衬底的散热路径使得片内最热部分位于顶层互连。与温度密切相关的互连金属Cu材料电阻率的计算受各种散射机制的影响变得复杂起来，给电路性能的准确估计蒙上了阴影。而热电制冷器的出现在片外为解决散热问题提供了一种有效的技术手段。本文从互连建模、互连线温度分布、金属电阻率参数估计、热电制冷器性能优化等角度围绕芯片降温开展系统的研究，并取得了以下研究成果：1.针对顶层互连，本文提出了一种考虑通孔效应和边缘热耦合分布的热电仿真方法。基于热电的二元性，考虑热流的温度效应并给定迭代收敛条件，对多层互连网络进行了建模仿真。在纳米工艺节点条件下，针对不同介质材料进行分析讨论，并与有限元结果进行了比较。计算得到介质材料、通孔热阻与互连温升的关系，给出了不同工艺参数下的全局互连温升情况。采用该方法能够快速精确的给出互连温度分布，预测并优化未来工艺条件下顶层互连线。2.针对传统金属电阻率散射模型的不足，提出了考虑表面散射和晶界散射的简化电阻率模型，建立了晶粒尺寸与薄膜厚度的关系表达式，表明薄膜厚度与晶粒大小并非简单相等。考虑晶粒尺寸效应的电阻率模型结果，减少了与实验数据的相对标准差，并降低了计算复杂度。特别是在超薄纳米级金属薄膜厚度范围内，所提模型误差缩小更为明显。考虑晶粒尺寸效应后的简化模型与现有实验数据实现更好的吻合，可以精确评估超薄金属薄膜电阻率，为集成电路中尺寸不断缩减互连线的延迟、功耗及可靠性等性能指标提供了有效估算手段。3.针对传统集成电路EDA工具对电路性能估算的不足，本文寻求基于神经网络的方法来解决电阻率估算问题，通过统计学方法对隐含层神经元数进行优化，提出一种反馈式神经元数优化方法，建立了反馈式BP神经网络的电阻率预测模型。通过一定数量的学习样本训练和测试样本比较，优化后模型预测值与采用现有模型计算值的最大误差不超过4%，实现较高的精度及良好的泛化能力，改善了电学参数值与金属Cu电阻率较好的非线性映射。4.热电制冷器(Thermoelectric Cooler)为当前纳米级集成电路的散热问题提供了一种可行的热解决方案。本文首先对考虑电路和互连线缓冲器功耗模型进行简化，基于TEC表面温差与热流密度，提出等效TEC热阻模型。根据一维热模型，对于同一设计，计算出两种封装的稳态温度。在获取最大COP和最低TEC功耗的条件下，对p-n热耦合对进行数值优化。在50nm工艺下，与传统封装结构相比较采用集成的TECs封装能够降低系统稳态温度，以牺牲部分TEC功耗为代价，获取系统性能最大时的电流最优值。经过优化后分析给出了COP和功耗最优值与TEC电流的关系。5.衬底的非均匀温度分布以及热电制冷器半导体材料的温控特性会给制冷器的性能造成一定的影响。基于热电制冷器性能参数的温度相关性，本文提出了一种考虑二维热分布的数值稳态模型。根据热电的二元性，针对多级TEC耦合对，对已有spice模型进行改进，进而提出了一种分布式电学网络模型。考虑衬底非均匀温度对TEC温控参数的影响后，该电学模型通过仿真可以给出电学和热学特性。所提模型与数值模型吻合较好，验证了电学模型的有效性，提高了估算TEC散热能力的精度。本文提出的纳米级互连温度分布分析方法、金属电阻率模型以及热电制冷器性能优化与温度特性研究，为集成电路早期性能估算和热设计提供重要的指导和解决思路。