在语音通信领域,低速率语音编码作为一类语音编码模型,既降低了编码速率,又有效地节省了信道带宽,因而有着重要的研究意义。在已有的低速率语音编码中,混合激励线性预测(MELP)编码可以在2.4Kbps的编码速率下工作并获得较好的合成语音质量,因此在保密及窄带语音通信中取得了广泛的应用。在实际应用中,一种合适的硬件实现平台对MELP算法能否得到实际应用有着重要的影响。随着制造工艺水平的发展,现场可编程门阵列(FPGA,Field Programmable Gate Array)所具有的集成度高、时序控制强、开发周期短等特点为语音编码的实现创造了新的条件。因此,研究MELP算法基于FPGA的实现成为时下的趋势和热点。参数编解码模块是MELP算法的重要组成部分,故该部分基于FPGA的实现具有重要的工程意义。本文分析了各编解码模块中参数的量化过程,研究了FPGA平台下的设计方法与关键技术,实现并校验了各模块基于FPGA的仿真,完成了各模块资源占用的分析。具体体现在,第一,本文简介了MELP声码器编解码原理,对参数量化方法进行了分类,深入分析了关键参数的量化过程。第二,在介绍了FPGA及其开发平台之后,本文针对FPGA设计过程中使用到的关键技术,分别研究了有限状态机(FSM)、有限状态机和数据传输(FSMD,Finite State Machine with Data Path)、只读寄存器(ROM)和随机取存存储器(RAM)。第三,本文在分析C定点化MELP算法程序的基础上,结合自下而上的硬件设计思想,对各参数编解码模块进行了设计。通过Verilog HDL编写程序,在Vivado开发设计平台上实现了诸如多维左移移位寄存器、基音周期量化、傅立叶级数量化、汉明纠错码、数据打包解包等关键模块。实现过程中,以多维左移移位寄存器、标量量化、矢量量化等模块为例,分别突出了FPGA设计时的位处理应用、FSMD对数据与控制的传输实现、RAM及ROM对数组的处理。最后,在仿真实现后,对各模块仿真结果的正确性进行了验证。在评估本文设计性能时,分析了各模块查找表(LUT)和寄存器(Register)的使用量,结果表明文中设计的模块在资源使用上相比Vivado HLS的设计结果具有更好的性能。