随着社会信息化的不断完善,智能化的不断突破,集成电路产业在社会发展中的作用越来越重要。集成电路作为各类电子系统的基石,其安全性是所有信息化、智能化设备的基本保障。故障注入攻击是破解电路信息的一种有效的常用手段。故障注入攻击通过诱导电路故障,来破译加密电路的密钥信息,攻击能力强,危害性大。因此,在芯片商业化生产之前,需要对芯片产品进行抗故障注入攻击攻击检测。现有的故障注入攻击仿真方法主要包括:芯片测试、软件仿真和硬件模拟。芯片测试流片成本高且周期长。因此,在集成电路设计阶段,模拟故障注入攻击,评估设计电路的抗故障注入攻击能力,是十分必要的。软件仿真运行速度慢,并且由于故障模型的数据量较多,仿真时间过长。硬件模拟则可以提供高效且趋近于实际芯片的模拟方法。已有的硬件模拟中,逻辑开销过大是该方法的最大问题。因此,本文提出了使用部分扫描方法,用来降低硬件模拟开销。传统的部分扫描测试方法无法直接应用于故障注入模拟。为了实现基于部分扫描的集成电路故障注入攻击模拟,本文进行了以下研究。首先,本文设计并验证了一个基于FPGA的硬件故障注入平台,由电路控制模块以及顶层数据传输模块组成。其次,提出了基于部分扫描的电路状态控制方法。该方法扩展了平衡结构方法,对电路中的D触发器分组,实现分时控制。对ISCAS基准电路的实验结果表明,该方法相较全扫描方法,平均节约28.04%的扫描触发器。最后,实现了主机PC控制端与FPGA执行端的数据传输。该方法实现了基于部分扫描的电路故障注入攻击模拟,并有效减少了逻辑开销。