随着微电子工艺的不断发展，在芯片设计过程中，功耗成为速度和面积以外的另外一个重要的因素。而乘法操作运算在数字信号处理领域里大量使用的一种运算，由于其运算周期长、使用较多的硬件资源和占整个芯片功耗较大的特点，其速度和功耗对整个芯片的性能和功耗有着关键的影响。如何在保持乘法器性能的同时降低乘法器的功耗成为数字信号处理芯片设计的关键问题之一。 现行的高速乘法器大多采用Booth编码方案，该方案能将部分积减少一半，然后通过一个进位传播加法器得到最终的积。因此，乘法器设计的三个关键部分为编解码方案的选择、部分积压缩方案和压缩器的选择和使用、进位传播加法器的优化设计。本论文主要在这三个方面对已有的结构进行改进，以达到功耗和速度上的优化。本论文的主要工作包括： 1．从理论上分析了电路中的功耗来源，针对不同的来源定性地给出各自降低电路功耗的方法。 2．讨论了各种传输管逻辑网络在低功耗上的特性，针对不同的单元设计出了功耗和速度都较优的电路结构。 3．在分析已有的Booth编解码电路的基础上，提出了一种新的Booth编解码电路。该解码电路基于【Fried1997】([27])中的编解码方式，改进了【Fried1997】([27])及其改进版本【Yeh2000】([30])和【Cho2003】([31])中各结构在功耗和速度上的特性。通过实验对比分析，改进结构的速度要高于传统的三信号编码方式、【Goto1997】、【Yeh2000】、【Cho2003】和最直接的五信号编解码方式。在功耗上，该结构仅略次于使用晶体管最少的【Goto1997】结构。 4．在比较了已有的几种性能和速度较优的(4，2)压缩器的基础上，提出了一种新的(4，2)压缩器结构，通过实验的对比分析，该结构在速度和功耗上都优于【Ohkubo1995】([14])、【Goto1997】([29])、【Rad2000】([45】)和【Veer2007】(【46])中的结构。同时，讨论了信号流优化和leapfrog技术对阵列乘法器中信号传播路径进行平衡，以降低阵列乘法器的功耗和延时。 5．提出了一种新的条件和加法器，该加法器使用了互补的异或同或信号简化了超前进位模块电路，将传统条件和加法器中的4位超前进位模块所需的4个与门、4个或门用2个二选一选择器代替，大大降低了条件和加法器的功耗。同时，在传播进位加法器的设计中，结合了这种新提出的条件和加法器、变模块长度跳跃进位加法和行波进位加法器设计了适用于乘法器的混合加法器。 6．使用以上提出和实现的结构来设计出了一个16×16位的低功耗高性能乘法器。