【摘 要】
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随着集成电路技术的发展,锁相环(Phase Locked Loop,PLL)电路得到了越来越多的关注,目前在超大规模集成电路(VLSI)及片上系统(System onChip,SoC)中扮演着不可或缺的角色。其
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随着集成电路技术的发展,锁相环(Phase Locked Loop,PLL)电路得到了越来越多的关注,目前在超大规模集成电路(VLSI)及片上系统(System onChip,SoC)中扮演着不可或缺的角色。其中,电荷泵锁相环(Charge-Pump PLL)因其具有锁定相差小和捕获范围大等优点而成为当前锁相环设计的主流。本文基于标准CMOS工艺自顶向下地设计了一种电荷泵锁相环。首先,基于电荷泵锁相环的基本原理及VHDL-AMS语言的特点,进行环路系统的VHDL-AMS行为级建模;然后,在行为级模型和应用系统需求指标的指导下,完成鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器以及时钟分配电路的晶体管级设计,并对锁相环的相位噪声和时钟抖动进行了重点分析,在建立其模型的基础上进行了仿真验证。最后,完成电路的版图设计,实现流片。内嵌本文所设计电荷泵锁相环的D/A转换器电路使用CMOS 0.35um 2P3M工艺完成了MPW项目流片,并进行了初步测试。实际的锁相环电路支持4～32分频,可输出多种不同频率的时钟信号;支持3.3V电源电压,调节频率范围为96～400MHz,功耗小于45mW,噪声小于-100dBc/Hz。
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