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近年来,随着CMOS集成电路的飞速发展,器件特征尺寸已经进入纳米量级。传统SiO2栅介质由于厚度的减小产生很高的隧穿电流,因此高k栅介质取代Si02成为必然趋势。当高k材料用作栅介质时,高k层与衬底之间界面层的生成以及载流子迁移率退化等新的问题出现。为此,采取合适的钝化方法以及引入新型衬底是有效的解决途径。本文以氧化钆掺杂氧化铪(以下简称GDH)作为高k栅介质材料,采用si、Ge两种衬底材料,研究A1203界面控制层法和氮化法两种界面钝化法对GDH栅介质层电学性能的影响。(1)采用磁控溅射的方法在p-Si(100)衬底上制备了GDH薄膜,研究了N2退火对Ag/Si/GDH/Pt MOS电学性能的影响。实验结果表明：退火处理后样品的回滞窗口宽度和平带偏移改善明显,最大积累区电容略有提升,Vg=-1V时漏电流值有所降低。(2)利用原子层沉积方法,在衬底与GDH薄膜之间引入了厚度为1nm的A1203界面控制层。实验结果表明界面控制层对界面层的生成有一定的抑制作用：引入A1203界面控制层后,p-Si(100)衬底与GDH薄膜间界面层厚度由4nm减小到2.8nm；Ag/Si/Al2O3/GDH/Pt MOS呈现出更理想的电学性能：Vg=-1V时漏电流值减小了两个数量级,等效氧化层厚度由5.4nm减小到2.7nm,平带电压由-1.98V减小到-0.5V,回滞窗口宽度由0.7V减小到40mV。在n-Ge(100)与GDH薄膜间引入厚度为1nm的A1203界面控制层后,衬底与高k层间的界面层厚度由5nm减小到2nm。Al/Ge/Al2O3/GDH/Ti/Au结构的电学性能也得到改善：Vg=1V时漏电流值减小了近两个数量级,CET由4.36nm减小到1.98nm,平带电压由2.07V减小到1.53V,回滞窗口宽度由1.07V减小到50mV。(3)在GDH薄膜沉积前对n-Ge(100)衬底进行氨气氮化处理。实验结果表明,经过氮化处理后Ge衬底表面形成了GeOxNy薄膜,衬底Ge和GDH薄膜间的界面层厚度由5nm减小到3nm。高温氮化处理改善了Al/Ge/GDH/Ti/Au MOS结构的电学性能：随着氮化温度的增加,积累区电容增加,回滞窗口宽度减小,平带偏移改善,但是漏电流有增加的趋势。