在超大规模芯片设计中,时序收敛是保证设计能够在各种环境下正常运行的必要条件。所以在集成电路后端设计中,需要在各个设计阶段多次执行静态时序分析和时序优化,以便实现设计的时序收敛。然而,大量的运行时间开销、昂贵的EDA工具许可证和严重的设计经验依赖导致静态时序分析和时序优化已经成为电路设计实现时序收敛的关键问题。此外,随着半导体工艺尺寸的不断缩小,执行静态时序分析和时序优化的复杂性也大幅提升。在上述因素的驱使下,静态时序分析与时序优化逐渐成为芯片后端设计中至关重要的环节,需要耗费大量的时间和资源。机器学习作为新兴的技术领域,能够从历史数据中进行学习从而获得设计经验,可以为静态时序分析与时序优化带来新的发展机遇。本文旨在研究机器学习驱动的超大规模芯片设计静态时序分析与时序优化加速方法,主要研究工作和创新如下:第一点,为了利用机器学习解决设计时序方面的问题,本文建立了机器学习驱动的静态时序分析与优化框架。结合机器学习建模流程,将该框架分为预测目标确定、时序数据收集、时序特征寻找和时序模型的建立与应用四个阶段。首先基于获取的设计信息确定时序预测的目标,即明晰需解决的具体问题及研究对象,然后根据时序特征从多种数据文件中提取时序数据集,而后利用特征重要性分析、特征相关性分析等手段从大量影响时序的因素中寻找最佳的时序特征组合,最后基于预测结果驱动的模型选择方法建立最优的时序预测模型,制定合理的时序评价指标并且将时序模型应用于工程设计流程中实现设计加速。第二点,在机器学习驱动的静态时序分析与优化框架的指导下,本文实现了基于端角时序预测的时序加速方法,通过已知端角的时序预测未知端角对应时序来加速时序分析。不同端角下时序之间的相关性使利用少量端角（即主导端角）的时序结果预测剩余大量端角对应路径的时序是可行的,然而通过遍历评估所有主导端角组合的预测性能,本文发现不同主导端角组合的预测准确率差异很大（最大差异高达32.5%）,并且主导端角组合空间庞大,难以选择出高预测准确率的组合方案,导致多端角时序预测难以应用于工程实践。首先,本文基于端角之间的相关性分析提出了主导端角选择算法,该算法可以根据时序分析加速需求和预测准确率要求快速给出高预测准确率的组合方案;然后,设计了基于机器学习的多端角时序预测应用流程,保证该方法能够直接运用于工程设计中,并且提出了增量再训练机制来不断提高该方法的预测性能;最后,为了有效衡量预测时序的可用性程度,提出了绝对误差小于10ps的准确度评价指标。以某个工业设计电路为例,本方法利用2个主导端角的时序预测剩余12个端角的时序结果时,获得了7倍的时序分析加速效益,而预测准确率高达97.2%,与已有的多端角预测方法相比,预测准确率提高了18.5%。因此,该方法在利用少量端角的时序结果预测剩余端角时序的同时也能够保证预测的高准确性,从而大幅减少消耗的运行时间,加速时序分析过程。第三点,在机器学习驱动的静态时序分析与优化框架的指导下,本文提出了基于延迟预测的时序优化加速方法,通过预测时序优化后的路径延迟来降低时序优化时间,从而加速时序优化。在时序优化过程中,由于无法保证每一次时序优化操作都能成功修复违例时序,所以针对同一违例路径可能会迭代执行多次时序优化直到修复时序,这就导致时序优化会浪费大量的运行时间。首先,本文对影响单元、互连线延迟的因素以及因素的表征难度进行了归纳和说明;其次,提出了延迟预测模型的九大特征及对应的计算方式;最后,建立了基于单元-互连线二元组的延迟预测模型,通过快速预测时序优化后的路径延迟来判断是否能够成功修复违例时序,从而减少无效时序优化的迭代。以某个工业设计电路为例,该方法将传统的时序优化过程（时序ECO、寄生参数提取、静态时序分析）转化为基于延迟预测的过程,在平均绝对误差2.84ps内将时序优化过程的运行时间从小时级缩短到秒级。实验数据表明该方法能够快速、准确地预测时序优化的路径延迟,从而减少时序优化的迭代次数,缩短时序优化的运行时间,加速时序优化过程。在本文中,机器学习驱动的静态时序分析与优化框架为探究基于机器学习的时序方法提供了切实可行的研究思路,分别指导了多端角时序预测和延迟预测两项核心工作,进而实现了基于端角时序预测的时序分析加速方法和基于延迟预测的时序优化加速方法,从而大幅减少时序分析与时序优化的运行时间,加速设计实现时序收敛。