信道纠错编码作为保证通信可靠性的重要技术之一,在各个通信系统中具有举足轻重的地位。而通信应用场景的的多样化,也使得信道编码的码型多种多样。LDPC码作为性能最接近香农极限的信道纠错编码类型之一,被应用在如光纤通信,深空通信,以及5G等许多场景中。同时,LDPC码被写入了许多通信标准内作为信道纠错码的标准码型之一。但在众多的通信标准中,通常推荐了LDPC码结构,但对LDPC码译码算法以及硬件实现结构并没有详尽的说明。而受限于LDPC码的结构,其译码方式和结构对硬件实现的复杂度有很大影响。因此本文从降低译码复杂度的角度出发对其进行研究和硬件实现。主要内容如下。本文首先对LDPC码校验矩阵的构造方法进行研究。为达到节省硬件开销的目的,选择硬件实现上更加节省存储资源的QC-LDPC码作为校验矩阵,并采用PEG算法对法QC-LDPC码校验矩阵进行构造,有效地减少了校验矩阵中短环数目,使在节省硬件开销的同时,一定程度上保证了译码性能。其次对LDPC码的各类译码算法进行研究,并仿真对比各类算法的性能,确立了分层译码算法为基础的硬件实现方式。以降低硬件实现复杂度为出发点,设计了基于删除分层的提前终止译码方案,并对其层间删除门限进行仿真分析,在硬件实现上节省校验模块的同时,也获得了和采用PCE校验方法的分层译码算法相近的性能。重点分析了该硬件结构实现的复杂度,并对其译码流程和整体结构进行设计。最后在FPGA平台上对提前终止的删除分层译码结构进行模块设计,并对各个模块的功能进行设计和仿真,验证其功能。并将各模块级联,在开发板上完成对设计的译码器的功能验证,实现了设计的低复杂度译码器结构。