本文是采用基于系统级描述语言SystemC设计流程的设计方法,对AES加密算法IP核设计的尝试。研究在集成电路设计中,尤其是在中小型IP核设计领域,引入SystemC的设计方法与用C语言进行系统描述的传统设计方法的差别以及可能遇到的问题,探索SystemC在SoC时代在设计中带来的新的理念和变化。这里仅限于对系统设计部分以及系统设计向RTL设计的转换,并不涉及SystemC的RTL设计,验证以及软硬件协同设计方面的研究。在设计过程中,采用正向设计方法,进行系统整体结构以及各个分模块设计,系统级采用SystemC与C语言,RTL级采用Verilog HDL。最后的工作完成了AES算法IP核的前端设计,实现了3种不同长度密钥的加解密功能。主要使用了Altera公司的Quartus II5.0集成开发工具和在Stratix II的FPGA平台进行了FPGA综合,布局布线和时序仿真,达到了预期的效果。在今后的工作中,希望能够在此基础上形成一套适合于实际情况使用的利用SystemC这个新的系统级描述语言在IP核设计过程中进行系统设计以及向RTL设计转换的方法,有效的缩短设计周期,提高开发效率。