随着云计算、边缘计算的发展和信息产业的更新换代,智能感知设备信息传输的带宽与实时性都面临更高的挑战。在工业控制、智慧医疗、智能驾驶、AR/VR、视频监控与智能分析等许多领域,受体积、重量、功耗、可靠性等限制的高端专用智能感知设备通常是嵌入式系统,这类嵌入式系统对内需要灵活的高带宽数据通路,对外需要高性能、高效率的网络连接和传感器高速模数/数模转换接口。这些需求往往是通用计算机架构难以满足的。本文提出一种面向实时数据流的高性能嵌入式数据接口与信息传输架构。该架构融合了基于高速串行通信的多通道实时流数据链路和面向嵌入式处理器的高性能网络,能够实现大容量实时信息在嵌入式系统与网络服务器之间的高带宽、低延迟传输。为了满足高速模数/数模转换器数据传输与缓存的需要,本文以JESD204转换器通信协议、Aurora串行通信协议、AXI片内总线协议的关键技术为切入点,构建了转换器与FPGA间、FPGA片间以及FPGA内部的高速流数据传输通道,并通过软硬件协同实现对转换器数据的传输控制以及缓存地址空间的灵活分配。为了实现系统低延迟高带宽的网络连接,本文对TCP/IP协议的报文格式、差错处理、流控机制、拥塞控制的工作原理进行分析,并将研究重点放在了为嵌入处理器降低网络开销之上,为架构定制了一种灵活高效的TCP/IP卸载模块,使嵌入式软核处理器也能够实现高性能网络通信。围绕上述架构,本文完成了总体系统板级方案的FPGA逻辑设计与开发,并对关键模块进行了仿真验证。实际测试表明,架构可以实现多通道转换器信息在内部链路以及外部网络中高带宽、低延迟的通信,架构的信息上传速率最高可达9.45Gbps,下发速率最高可达9.47Gbps。