伴随着ASIC设计方向转向SOC时代,IP核技术已成为IC设计行业的一大亮点,也成为今后的市场发展趋势。而随着各个产业的不断发展,色度坐标的计算在很多领域都有涉及,例如各种测色仪的开发,各种照明设备的测量。在这样的背景下,本课题从色度学基本原理出发,设计了以Verilog HDL为基础,用来求色度坐标的浮点数色度IP核。浮点数相比较定点数来说能够处理更大范围的数而且有更高的精度,因此本文按照自顶向下的系统设计流程,采用模块化设计方法,利用Verilog HDL语言对64位双精度浮点数运算模块进行设计,主要包括加法、减法、乘法和除法四个运算模块。用Modelsin6.5对所设计的运算模块进行功能仿真,并在QuartusⅡ7.2工作平台上实现综合、布局布线,为接下来的后仿真工作提供了必需的网表和延时文件,并在最后给出时序仿真波形图。经过以上工作均证明本课题所设计的浮点数运算模块都只有较小的误差,具有较高的可行性和可靠性,为下一步工作奠定了基础。在完成色度IP核设计工作时,首先对色度学基本公式进行一定的化简,使要设计的程序更为简洁,减少不必要的工作量,同时节省硬件资源。然后采取调用运算模块的方法将各个模块组合起来进行系统的设计和仿真,并输入实验数据进行计算。同时为了验证程序结果的正确性,选用Matlab软件进行验证。最后通过对比两组结果发现,在同时保留六位小数的情况下可以保证其数值的一致性,证明设计较为成功。