本论文对一种2048bits的RSA协处理器IP核进行了深入研究和设计。首先，本文对常见的RSA协处理器的算法和VLSI实现结构进行了分析和研究。通过对比，估算，权衡性能和复杂度，提出了基于改进型的脉动陈列结构的RSA协处理器的构架。相对于传统1024bits的RSA协处理器，2048bits的RSA协处理器需要原来4倍的运算量和复杂度。因此如何提高2048bits的RSA协处理器的速度并尽可能地降低硬件的复杂度是2048bitsRSA协处理器设计的难点。本人提出基于脉动陈列的串行复用非交替结构的2048bitsRSA协处理构架和实现方案。通过模乘和模方串行地复用同一个脉动陈列，大大降低了硬件的门数。通过Synopsys Design Compiler的综合分析，相比并行复用交替结构，串行复用非交替结构不仅降低了门数，而且降低了动态功耗。而整体协处理器的速度并没有太大的降低。