随着集成电路的集成度的不断提高,锁相环(Phase-Locked Loop:PLL)电路作为频率合成器的实现方式己经成为当代微处理器关键技术之一。随着时钟频率的不断提高,它对微处理器的性能的影响也越来越大。本文基于CMOS工艺完成了一种电荷泵锁相环频率合成器的设计。首先对锁相环频率合成器的组成和原理进行了介绍,分析了其结构和各组成模块的工作原理及线性模型。然后详细论述了电路的设计过程,包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器等电路模块的分析和设计。其中,鉴频鉴相器采用了低功耗设计并实现了对电荷泵死区的消除;电荷泵设计实现了低功耗、电流匹配以及电荷共享效应的消除;环路滤波器设计考虑对环路性能的影响采用了二阶无源滤波器方案;差分环形压控振荡器采用了良好的调节方式并进行了降噪处理。另外本文对于锁相环频率合成器相关的相位噪声和抖动进行了分析并给出了降噪处理方式。最后,对所设计的电路进行了性能仿真并做了分析。本文电路设计采用0.18μm 3.3V CMOS工艺实现。仿真分析结果表明:锁相环环路的锁定时间在100us左右,VCO的范围从50MHz～250MHz,时钟抖动(jitter)约为200ps,平均功耗为4mW。其中鉴频鉴相器具有鉴频、鉴相功能和死区消除特性;电荷泵具有理想的电流匹配特性并实现了低功耗设计;四级差分环形振荡器具有良好的调节方式及抗噪性能。环路系统达到了较好的锁定性能。