静态随机存储器SRAM和乘法器作为嵌入式CPU中最主要的两个功能模块，早已成为现代数字集成电路设计领域的研究热点。随着集成电路制造工艺进入纳米级别和市场对产品要求越来越多样化，SARM和乘法器的设计面临更加苛刻的挑战。本文围绕纳米工艺下嵌入式CPU中高性能SRAM和乘法器的设计展开以下几个方面的研究探索：　　 ⑴针对纳米工艺下全定制SRAM设计存在的设计复杂性高、设计周期长、可靠性和稳定性难以保证等问题，本文对SRAM的模拟模块、数字模块以及涉及关键路径的电路进行分类研究，采用全定制／半定制相结合的方法进行设计，利用全定制方法设计关键模块保证SRAM的高性能，利用半定制方法设计非关键模块提高设计效率，降低设计成本。　　 ⑵针对传统全定制SRAM设计时对不同容量SRAM采用基本模块复制技术所造成较小容量SRAM面积和功耗严重浪费的问题，本文利用半定制设计方法设计效率高的特点对不同容量SRAM定量设计基本驱动电路，使驱动电路的驱动能力和负载达到合理比例，可以有效降低较小容量SRAM的面积和功耗损失。　　 ⑶针对Module Compiler、Design Ware等工具自动生成的乘法器速度性能不高且部分积压缩器种类的单一、纳米工艺下连线延时严重等问题，本文对乘法器的部分积产生模块电路进行了改进，在部分积压缩模块设计时应用了如4-2、7-3等新型压缩器，并且使用全定制方法设计关键路径上的部分电路，有效地提高了乘法器的速度性能。　　 ⑷针对应用新型压缩器电路设计乘法器部分积压缩模块时所造成的最佳压缩器组合选择困难的问题，本文结合常用的部分积压缩算法和图论相关知识，对图论中Dijkstra算法进行了改进并应用于乘法器部分积压缩模块的设计，显著提高了部分积压缩模块的设计效率。