随着集成电路和通信技术的快速发展,传统并行数据传输无法进行现在远距离高速数据的传输,串行接口Ser Des（Serializer（串行器）/Deserializer（解串器）的简称）逐渐成为高速接口技术的主流。串行器和时钟恢复电路作为Ser Des的部分,需要精确的时钟产生电路支持,时钟信号的抖动大小直接影响串行器及时钟恢复电路的性能。电荷泵锁相环具有方便集成、快速锁定、低功耗、低抖动、大的频率捕获范围和小的静态相位误差等特点,在锁相环产品中居于主导地位。本文内容主要介绍了锁相环的发展历程及背景,随后分析阐述了锁相环的结构及基本工作原理。其次介绍了在设计过程中会遇到的对电路性能造成的影响效应及解决方案。然后推导出锁相环各模块噪声源传递到输出端的函数,并以此为依据,从设计的角度对噪声进行优化。在进行了系统的理论分析后,对锁相环的五个基本模块进行了深入的分析研究。本课题设计的内容为:基于SMIC55nm工艺,设计一款低噪声、快速锁定的高性能锁相环PLL,作为5Gb/s数据率的Ser Des发射芯片的时钟源,实现多频、多相位的并行输出,主要的创新点如下。（1）首先在鉴频鉴相器的设计中加了延时电路解决了“死区”效应,使得电路在输入信号同频同相的时候,仍会输出一个窄脉冲来使后级的电荷泵始终打开。（2）电荷泵的非理想效应电荷共享会导致输出电压Vout的抖动。针对这一问题本文采用一个单位增益放大器来降低电荷共享效应。（3）在压控振荡器设计中,为了获得比较大的输出频率范围同时不增加压控振荡器增益_th,本文采用开关电容的方法将输出频带划分为几个子频带,通过算法对子频带进行选择,较小的增益_th就能覆盖每个子频带。然后通过对环路传输特性的分析,设定较优化的指标参数,在此工艺下输出满足系统需要的低抖动时钟。之后利用Cadence Spectre软件完成电路搭建,仿真和版图设计,实现流片。基于理论分析和电路设计,最终实现了一款核心芯片面积为0.54mm²,功耗为37m W的锁相环。测试结果表明:输出频率覆盖4.6～5.6GHz,1MHz频偏处的相位噪声在-110d Bc/Hz附近,RMS抖动和峰峰值抖动分别为2.87ps和13.4ps。