【摘 要】
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该文的主要工作是在分析了视频解码过程中的IS、IQ和MC模块实现算法的基础上,完成了这三个模块的硬件设计.首先,该文在介绍了视频技术和MPEG相关知识,介绍了国际上相关芯片的
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该文的主要工作是在分析了视频解码过程中的IS、IQ和MC模块实现算法的基础上,完成了这三个模块的硬件设计.首先,该文在介绍了视频技术和MPEG相关知识,介绍了国际上相关芯片的发展状况,并给出了解码器的一个整体设计框架.其次,该文介绍了实际设计过程中IS、IQ和MC块采用的算法.该文将IS和IQ块结合起来作为一个整体实现,降低了设计的复杂度.该文在Wallace树结构和4-2compressor结构的基础上,设计了一个快速乘法器,使反量化能满足解码器的速度要求.在MC块设计过程中,该文将整个运动补偿过程分成三部分实现,简化了设计.最后,该文完成了用Verilog语言对MPEG-2解码过程中的IS、IQ和MC三个模块的RTL级描述,并用综合工具得出了这些块的门级网表,对综合结果的仿真表明,这些块实现了预定的功能,达到了设计的要求.与欧共体的相关设计相比,该设计的硬件开销与它们大致相当.
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