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数模转换器(Digital-to-analog Converter, DAC)作为数字系统与模拟世界不可缺少的接口之一,是现代通信系统和片上系统的重要组成部分。电流舵数模转换器(Current-steering DAC)由于工作速度快且能够直接驱动阻性负载,被广泛应用于高速高精度系统中,例如任意波形发生器、通信发射机和直接数字频率合成器等。随着数字信号处理(Digital Signal Processing, DSP)技术和互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)技术的快速发展,DAC的动态性能和信号带宽已经成为限制系统性能的因素之一。因此,本论文针对电流舵结构DAC,梳理了影响无杂散动态范围(Spurious-free Dynamic Range, SFDR)的诸多因素及机理,总结了前人针对这些限制因素所提出的相关技术,为DAC的设计提供了一个较为全面的参考。此外,本论文针对电流源失配这一限制因素,提出了一种优化的数字后台校准(Digital Background Calibration)技术。该技术能够在保证电流源匹配性能的前提下,减小DAC面积,从而减小寄生电容和梯度误差,提升动态性能。同时,优化的校准结构使校准过程和正常转换过程可以同时进行,保证了数据转换的连续性。为验证所提出的数字后台校准技术,本论文基于0.13μm CMOS工艺设计并流片了一款14bit500MS/s DAC,芯片有效面积仅为0.69mm2,整体面积为3.1mm2,数字和模拟模块分别采用1.2V和3.3V电压供电。实测结果显示,微分非线性(Differential Nonlinearity, DNL)和积分非线性(Integral Nonlinearity, INL)分别为0.4LSB (Least Significant Bit)和1.2LSB,静态精度达到14bit。在采样率500MS/s时,校准前SFDR在5.4MHz和224MHz输入信号频率下分别为53.6dB和48.6dB,校准后分别提升到70dB和50.3dB。芯片功耗165mW。