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自从上世纪发明半导体集成电路以来,在集成电路技术与工艺不断进步与更新的影响下,IC行业一直遵循这摩尔定律以指数增长率迅猛发展。IC更新换代的重要标志是以工艺特征尺寸的缩小、芯片规模的增大和频率的提高来进行衡量的。工艺特征尺寸的缩小不可避免会导致漏电流增大,从而使漏功耗在总功耗的比重越来越大。芯片规模的增大有益于实现更多复杂的功能,但是对电路的封装散热提出更高的要求。电路频率的提高使芯片得速度越来越快,但是需要牺牲功耗来换取芯片的速度。再者,随着应用需求的日益提高,数字电子系统对速度和低功耗的要求不断提高,所以降低电路功耗,提高电路速度成为各个研究机构的热门研究课题。全加器是芯片设计过程中不可缺少的基本单元,是许多复杂算术逻辑电路的一种核心部件。它不仅能完成加法,还能参与减法、乘法和除法等运算,所以全加器性能的优劣对整个系统性能的影响特别重要。本学位论文首先对Fin FET同栅器件和Fin FET分栅器件的结构、工作特性进行探究。在此基础上对已发表的一位全加器如基于Fin FET同栅器件互补对称逻辑一位全加器、差分逻辑一位全加器、传输管逻辑一位全加器、传输门逻辑一位全加器、双值逻辑一位全加器、M4结构混合逻辑一位全加器进行优缺点评估。接下来分析电路的性能指标,包括电路的面积、电路功耗的来源和组成,电路的延时、电路的功耗延时积。然后,为了优化全加器电路的延时功耗,本论文运用M3结构进行一位全加器的研究。M3结构一位全加器由三个模块组成,每个模块对应一个逻辑函数。论文运用不同逻辑风格,分别对三个模块进行设计,包括Fin FET同栅器件和Fin FET分栅器件的实现方式,并分析其优缺点。接下来在BSIM-IMG102.6工艺库条件下,采用HSPICE仿真工具在输入频率为1GHz的条件下分别对三个模块进行仿真对比,选出每个模块的最优设计,进而搭建出了一种性能最好的基于Fin FET分栅器件M3结构混合逻辑的一位全加器。最后,在BSIM-IMG102.6工艺库条件下,输入频率200MHz、500MHz、750MHz、1GHz条件下,利用HSPICE仿真工具,对性能最好的基于Fin FET分栅器件M3结构混合逻辑的一位全加器与之前评估的6种传统的基于Fin FET同栅器件的一位全加器以面积、功耗、延时、功耗延时积进行全面比较。得出该新型M3结构混合逻辑一位全加器具有面积小、功耗低、PDP小的特点,为集成电路的设计者提供一个很好的选择。