随着近年来航天事业的飞速发展,对卫星与地面之间实时传输速率的要求也越来越高,现在国外的发射机码速率能达到1Gbps,国内发射机的码速率也能达到600Mbps,而国内尚没有能工作在如此高码速率的接收机,因此对高速接收机的研究意义重大。高速解调器是高速接收机中的关键部件,载波恢复环路更是高速解调器设计的难点。本文通过对各种载波恢复算法的研究,从中提出一种适用于码速率100Mbps的QPSK解调器的载波恢复方案并最终加以实现。本文的第二章对卫星通信中几种常用载波恢复环路进行深入的分析比较,最终选取了硬判决Costas环作为载波恢复算法。第三章详细分析了硬判决Costas环的算法,介绍了环路各部分的组成和参数的计算。第四章则介绍了低速QPSK解调器载波恢复环路的设计和测试,利用ISE、CORE Generator等工具按照Top-Down设计方法,逐步分解,完成低速载波恢复环路的VHDL代码设计,并在xc2v1000 FPGA的硬件电路上测试通过,在硬件上验证了该算法的可行性。第五章和第六章则详细介绍了高速QPSK解调器载波恢复环路的VHDL代码和硬件电路板的设计、调试和测试。有了前面低速环路的VHDL代码基础,高速环路的难点就集中在了硬件电路的设计和系统调试上。最终本论文在硬件上实现了码速率100Mbps的基于FPGA的高速QPSK解调器载波恢复环路的设计。