数字语音通信中,语音信号直接数字化所需的数码率太高,为了提高传输和存储的效率,充分利用信道容量,必须对数字语音信号进行压缩编码。通过降低编码速率,可以使同样的信道容量能够传输更多路的语音信号,在传输比特限制十分严格的场合,低速率语音编码具有特别重要的意义。在现代数字系统设计中,FPGA因为高集成度,高可靠性,设计周期短和投资小逐步成为复杂数字系统设计的理想首选,尤其是在通信系统中大量地使用,把低速率的语音编码器在FPGA中设计,可以提高通信系统中的FPGA的利用率,节约成本。本文阐述了一种基于FPGA的多带激励语音编码器的研究与设计,首先介绍语音编码研究的发展状况以及低速率语音编码研究的意义,接着对比分析了传统二元激励LPC声码器模型和多带激励编码器模型,并深入研究了多带激励语音编码参数提取的频域和时域分析法,然后根据实际应用的实时性要求,为了减小运算量,在基音周期参数的提取的算法实现上,本文采用在时域进行基音粗估运算,在频域进行基音精细估计运算。得到基音周期后,对语音帧频带按基音频率的谐波进行分带处理,并对每个带进行V/U判决和幅度估计。把基音周期信息、V/U判决信息和幅度信息传送给解码器就可以合成语音。本文选用型号为xc3s200的FPGA作为设计编码器的核心硬件,介绍了其内部所含的硬件资源,并研究了利用system generator基于FPGA设计DSP的方法和步骤,最后,本文把重点放在多带激励语音编码器的设计上,利用simulink,ISE和system generator分别设计其中的高通低通滤波器模块、分帧叠加模块、基音粗估模块、基音精细估计模块、分带V/U判决模块、分带幅度估计模块。在simulink环境下运用system generator对编码系统进行功能仿真,为了便于仿真,编码系统没有设计的部分在simulink中用数学模型代替,仿真结果表明,多带激励编码器得到的信号与原始信号很好的拟合,表明多带激励语音编码器合成的语音质量比较高,通过计算发现,编码比特率比较低。