锁相环的作用是使振荡器的输出信号追踪参考信号变化从而实现倍频功能,基于锁相环技术的时钟发生器已经成为高性能处理器、数据恢复、模数转换等领域的关键电路。近年来随着高新科技领域飞速发展,市场对时钟频率源的时钟精度、相位噪声、响应速度和输出频率个数提出了更高的要求。本文以锁相环的快速锁定、低相位噪声、多频率输出为重点,从模型建立、关键模块设计、系统级设计与验证和版图设计等多方面完成了基于锁相环技术的多频低相噪时钟发生器的设计。本文主要工作如下:1.建模及行为级仿真。在建立三阶、四阶锁相环线性模型的基础上推导环路零极点的位置,对环路稳定性进行分析;分析捕获时间与锁相环环路带宽的关系,选定动态环路带宽技术作为锁相环快速锁定的设计方案;分析锁相环噪声传输模型,为优化相位噪声提供理论依据。2.关键模块设计。在鉴频鉴相器和电荷泵中,加入延时可控单元、互补开关、运放钳位等结构对电路进行优化,抑制非理想因素引入的相位噪声。锁定检测电路能够精准检测锁相环的环路状态并输出控制信号,在捕获阶段增大环路带宽,加快捕获速度;在锁定后减小环路带宽,更好的滤除高频噪声。动态环路带宽技术将PLL锁定时间减少了40%以上。采用三阶环路滤波器提升高频噪声抑制能力。压控振荡器设计采用3位开关电容阵列的自开关偏置LC结构,实现宽频带调谐范围,通过减少压控增益来抑制控制电压引入的噪声,设计中重点针对VCO器件噪声进行了优化。其相位噪声性能相较于传统的LC-VCO在1MHz频偏处提升了4dBc/Hz。基于双模预分频器和吞脉冲计数器设计了可编程双模分频器,设计动态高速触发器作为基本单元,保证高频状态下分频器的工作速度,采用同步时序逻辑的设计方法保证时序准确。设计20bit三阶MASH1-1-1结构Σ-Δ调制器和对应接口电路,实现小数分频功能,消除小数杂散并将量化噪声调制至高频,具有频率分辨率高、结构稳定、工作速度快的优点。3.整体设计及结果。本文基于某代工线0.18μm工艺平台完成了基于锁相环技术的多频低相噪时钟发生器整体电路设计、版图设计及仿真。电路最终实现指标为:电源电压1.8V,锁定时间小于2.1μs,整体电路最大功耗3.5mA,输出调谐范围为0.99GHz到1.55GHz,1MHz频偏处相位噪声为-123.1dBc/Hz,具备20bit小数分频的功能。