超大规模集成电路制造水平的提高和SoC应用需求的增加是片上通信结构发展的主要动力。复杂SoC设计普遍采用标准的片上通信结构，通过复用标准通信接口的IP来降低设计风险和开发时间。在IP复用方法学下，片上通信结构的设计直接影响SoC的性能、功耗、成本、可靠性和开发时间，因此片上通信结构的设计不仅需要对通信结构本身进行优化，还应该考虑对SoC整体的影响。本文立足于目前国内和国际片上通信结构设计的研究成果，针对半导体工艺和应用需求的发展趋势，紧密结合北大众志PKUnity-3(65)SoC设计实现，研究面向访存性能优化的多时钟域SoC片上通信结构设计，并提出多种新的关键技术。本文的主要研究内容和贡献包括以下几个方面：　　 1)面向内存访问性能优化的通信仲裁方法　　 同一个SoC设备发出的多个未决交易往往地址连续而且读写类型相同。为了保证设备发出的未决交易序列能够连续的发送至内存控制器，本文提出一种面向内存访问性能优化的通信仲裁方法。该方法利用设备通信行为的特征，通过识别同一个设备发出的、行地址和读写类型相同的未决交易序列并让其连续获得仲裁授权，减少内存切换行地址和读写类型的次数；同时，在选择将要授权的未决交易序列时，优先考虑行地址和读写类型与最近授权交易相同的申请，进一步提高访存效率。实验结果表明，本文方法将系统访存性能提高了28.5％，而通信结构的面积仅增加2.83％。此外，由于行地址切换次数减少，内存的能耗开销也降低了12.6％。　　 2)优化SoC中内存访问性能和能耗的通信结构级缓冲机制　　 工业界现有技术通过不断增加内存突发长度提高内存的带宽总量。为了增加设备在单次内存访问中所需的数据个数，同时尽量避免对SoC设计风险和时间开销的影响，本文提出一种优化SoC中内存访问性能和能耗的通信结构级缓冲机制。该机制统一在片上通信结构与每一个访存空间局部性较强的设备的接口处增加一个访存优化部件，通过预取内存执行单个列读命令时操作的所有数据，并将设备发出的写交易合并成长度与内存数据操作宽度相同的交易，有效减少了内存操作中冗余数据的比例。实验结果表明，本文方法能将内存带宽利用率提升1.5倍以上，并至少节省70％的内存能耗开销，而芯片面积仅增加1.68％。　　 3)基于FPGA的踪迹驱动系统性能评估框架　　 为同时保证面向片上通信结构设计的系统性能评估的高效性和准确性，本文提出一种基于FPGA的踪迹驱动系统性能评估框架。该框架采用FPGA同时对踪迹提取和踪迹执行进行加速；考虑到目标SoC的设计通常以某个平台为基础，它采用与目标SoC基于同一平台的、之前已经过充分验证的SoC来执行真实应用，并在硬件执行过程中提取踪迹，从而避免不准确的模拟模型对踪迹提取的影响；为提高踪迹执行过程的精度，该框架采用分类的交易产生器建模设备之间的同步关系，并通过周期精确的可综合内存控制器模型模拟内存控制器内部并发而且不可预测的行为。实验结果表明，本文方法的评估速度相对于周期精确级别的软件模拟方法提高了三个数量级，其评估结果与实际芯片的差异小于4.15％。　　 4)降低SoC中跨时钟域设计和验证复杂度的通信接口部件设计　　 为消除亚稳定状态对电路的影响，同时尽量降低SoC中跨时钟域设计和验证复杂度，本文提出一种通信接口部件设计。该设计将跨时钟域设计与功能设计完全分离，只在通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决IP内部所有跨时钟域信号的传输问题，并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号，将需要处理的跨时钟域信号的数量减少为方向相反的两组。实验结果表明，本文方法能够有效降低跨时钟域设计的验证难度和SoC的设计复杂度，并且不会明显增加IP的传输延迟和面积开销。