锁相环是模拟及数模混合电路中的基本并非常重要的一个模块，是一个能够跟踪输入信号相位和频率，并输出锁定相位、低抖动的其它频率信号的系统。在系统应用中，它往往是提供完整解决方法的一个强有力的技术手段。但是锁相环的设计过程，涉及到信号与系统、集成电子学、版图、半导体工艺和测试等方面，难度比较大。因此，对锁相环进行较深入的研究，掌握其设计和分析方法，并完善IP库，为系统设计提供单元模块，是非常有必要的。 本文主要研究了锁相环的相位噪声问题，研究目的在于揭示锁相系统设计过程面临的一些特殊问题。 本文的研究从锁相环的应用引入，推导了基本的理论，然后从整个锁相环系统到各子电路，从信号与系统的角度进行了较深刻的分析，并对锁相环的动态特性、跟踪特性、捕获时间、高阶环和相位噪声等各项参数指标进行了较详细的推导，同时简单介绍了延时锁相环的工作原理。最后，详细描述了电荷泵锁相环的设计过程，包括各模块具体设计方案、仿真方案和分析结果，并与测试结果进行了对比分析。对延时锁相环，则以它在脉冲成形电路中的应用为例，进行了简单的分析，并给出了初步的设计方案和仿真结果。 本文的主要贡献和创新点为： 1．给出了一种较好的压控环形振荡器电路结构，具有增益线性度好、输出频率高、电源电压抑制比高、低噪声、输出信号低抖动、易于集成等特点。 2．给出了消除鉴频鉴相器“死区”的方法。 3．给出了利用压控延时线提供精确延时信号，并应用于T1脉冲成形电路的方法。 本文的研究是结合华为技术有限公司ASIC数模部的科研项目进行的，所取得的研究成果已经应用于该项目中，并符合指标要求。