随着集成电路技术的高速发展,系统级芯片的逻辑复杂度越来越高,在特征尺寸不断缩小的今天,不断增加的基本单元数量和紧缺的绕线资源成为数字集成电路技术发展的羁绊之一。不少研发人员和工程师献出了大量时间用于修复由于时钟路径过长、组合逻辑绕线延迟过高和布局密度高引发的违规问题。如果缩小电路单元的面积以及减少电路单元的延迟,可以等价降低布局的复杂度和减缓绕线资源紧张问题,进而提高整个系统级芯片的性能。本文通过将忆阻器（memristor）与CMOS进行混合设计,利用忆阻器的非挥发存储特性、面积小、速度快和与CMOS工艺兼容等特性,设计了一系列面积更小、速度更快的组合逻辑电路单元、时序逻辑电路单元即运算电路单元。本文的主要工作如下:首先,介绍忆阻器的背景,通过介绍忆阻器的读写机理及各项性能,对论文的设计工作提供了依据。其次,针对现有的忆阻器工艺特性,包括速度、阻值及阈值等各项参数及读写机制进行VerilogA建模。通过HSPICE对该VerilogA模型进行I-V扫描,得到其滞回曲线,为论文的设计工作打下基础。然后,论文将CMOS作为隔离及提供电压基准作用与忆阻器的比值逻辑相互融合,设计了基于忆阻器与CMOS的与非门、或非门、同或门、异或门等布尔逻辑电路单元,以及蕴含电路、数值比较器、3线-8线译码器及8线-3线编码器等常用的组合逻辑电路单元。基于上述的基本逻辑单元与忆阻器的存储特性进行融合,设计了 D锁存器、D触发器和移位寄存器,巧妙地实现了忆阻器的存算一体功能。本文还设计了奇偶校验器和表决器,并通过它们实现了加法器电路。鉴于传统的华莱士树型乘法器在算法上存在冗余,本文通过2-bit吠陀乘法器的设计,并以此为基础设计了改进型的多位华莱士树型乘法器电路。本文使用SMIC 180nm平面工艺中的3.3V器件进行设计仿真,并在设计工作中对电路的面积、速度和功耗等性能进行了评估。在相同的尺寸下,基本的布尔逻辑电路面积相比于CMOS电路,优势达到30%-60%。对于复杂的逻辑电路,基于基本的布尔逻辑电路面积优势,其面积利用率也都显著提高。通过HSPICE对所有设计的电路进行后仿真,其结果表明,基于忆阻器与CMOS的逻辑电路具有更快的速度。得益于晶体管数量的减少,基于忆阻器与CMOS的逻辑电路动态功耗和峰值电流都较小,但混合设计风格导致了其静态电流开销较大,约为传统CMOS逻辑电路的4-10倍。本设计为提高数字集成电路的性能提供了选择。