在数字签名标准(Digital Signature Standard, DSS)中,SHA系列哈希函数被选作数字签名算法(Digital Signature Algorithm, DSA) [1]。随后,这些算法被广泛应用于数字通信领域。但是,随着数字通信领域的飞速发展,诸如在Internet Protocol Security (IPSec) [2]中使用HMAC认证、网络购物、虚拟专用网络(Virtual Private Network, VPN)等应用的出现,加密系统,尤其是服务器端,需要提供更高的吞吐速率。在这些应用领域,发送/接收速率都很高,在计算数据包的数字签名时,任何小的延时都会导致网络服务质量的显著下降。所以,当今,SHA系列哈希函数的软件实现已经完全不能满足高速应用的性能要求了。另外,很多已有的硬件实现方案并没有考虑到当今推向市场的加密芯片之重要趋势——芯片尺寸越小越好。在现实需求的强烈推动下,很多工程师和专家纷纷提出不同的硬件实现方案,以求满足当今加密产品对速度、功耗、面积的苛刻诉求。本文提出的方案正是从比较学术界和工业界已经提出的方案出发,设计该系列算法基于FPGA (或者ASIC)的可重用的IP核。本设计工作的主要贡献是:在优化硬件性能的同时尽量不增加额外的芯片面积;另外,相比已经存在的相似速率和尺寸的设计,保持较低的功耗。本文结合“循环打开”和“路径优化”两大硬件优化技术,提出基于FPGA的SHA系列加密算法的高速实现方案。将这一设计应用于嵌入式设备,将提供更高级别的安全保障。与现有的其他实现方案相比,本设计在保持较小面积和相似主频的情况下,可提供更高的加密速率(约提高1.7倍)。