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如今,数字信号处理技术已然成为了信号处理中最为重要的一项技术,并在通信,雷达,医疗仪器,语音识别等重要领域被广泛应用。模数转换器(ADC)作为用来将模拟信号转换为数字信号的电子元件,在这个数字化技术急速发展的时代中的重要地位日趋明显。但速度与精度之间的矛盾关系严重制约了ADC性能的提高。时间交织模数转换器(TIADC)结构成为了突破瓶颈的重要选择。它采用多个通道并行交替采样的结构,在维持子通道ADC的转换精度不变的情况下,成倍提高了ADC的整体采样率。但是工艺误差会导致TIADC各个通道之间存在失调失配、增益失配和时钟失配,这些失配误差将严重制约交织后整体系统的动态性能。数字校准技术就成为了提升TIADC性能的关键技术。本文首先在TIADC工作原理的基础上针对三种失配建立了系统等效误差模型,在理论层面分析了它们给系统性能造成的影响,并以此为基础对现已有校准算法的适用范围进行了分析。接下来,针对三种失配误差设计了一种基于LMS自适应滤波的全数字后台校准算法。该算法通过改进的变步长LMS自适应滤波器对增益失配和时钟失配误差进行校准,提高了自适应过程的收敛速度,而失调失配则通过指数平均器累加消除。为了验证算法的有效性,本文首先在Matlab/Simulink中以精度10bits,采样率200MHz的Pipeline ADC为子通道建立了5通道TIADC模型,完成了算法的功能设计与验证。并在此基础上用Modelsim对算法的Verilog HDL编码进行了仿真验证。最后,FPGA验证结果表明,当输入频率为29.8MHz,采样频率为1 GHz时,该算法能够将含有失配的TIADC系统有效位数从3.31562bits提升到9.33113bits,将SNR从21.72dB提高到了57.95dB。