锁相环电路在通信系统中常扮演着一个重要的角色，被称为系统的“心脏”，其性能直接决定着整个系统指标的好坏。本论文的研究工作针对SATA1.0SerDes(Serializer-Derserializer)高速时钟产生进行深入研究。根据SATA1.0的速度和精度要求，锁相环需要产生高性能的1.5GHz时钟用于接口的串并行转换。论文首先介绍了锁相环电路的基本理论，重点对二类锁相环进行了分析。然后具体分析了锁相环的相位噪声，特别是对电荷泵和压控振荡器的噪声产生机制做出较详细的分析。接下来通过CPPSIM辅助平台，建立行为级模型，进行反复验证，算出最佳参数值。最后结合这些参数，设计晶体管级电路并绘制版图。本论文的研究重点在于减小相位噪声，根据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响，提出了系统级设计、电路设计以及版图设计上的减小噪声的方法。在系统级别上片内集成了低压差稳压器(LDO)，合理分配电源电压及薄栅与厚栅器件的使用，获得较好的摆幅与速度的折衷，从而提升性能的同时降低电源噪声对环路的影响。电路设计方面，使用差分的新型鉴频鉴相器使控制信号完全对称并减小了导通时间；电荷泵电路中使用负反馈作用减小了电流源的系统误差，用全NMOS源极开关电荷泵减小了开关引入的非理想因素同时提高了速度；在环路滤波器中使用快通路和慢通路的方法减小了压控振荡器的增益；在压控振荡器的设计中，引入了控制锁存器驱动能力的开关电路，减小了功耗并最终提升了相位噪声性能。在版图设计方面通过合理的布局布线，减小了寄生和延时。锁相环采用中芯国际(SMIC)0.13μm2P5M(两层多晶五层金属)的CMOS EE工艺流片，芯片面积为790μm*860μm，输入频率为30MHz，输出频率为1.5GHz，仿真结果显示锁定时间小于10μs，相位噪声112dBc/Hz@1MHz，RMS jitter=5.1ps，总功耗为5mA。能够很好地满足SATA系统的工作要求。