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传统的处理器电路设计,通过引入大量的静态设计余量来保证处理器在工艺、电压、温度(process,voltage,temperature,PVT)等变动下的工作稳定性,但是静态设计余量带来的冗余电路明显增加了电路的成本和功耗。时序容错处理器采用时序错误检测纠正技术动态修复建立时间错误,消除了静态设计余量,同时仍保证处理器的工作稳定性。本文从时序容错处理器的纠错性能和检错成本等关键技术点出发,提出了多项针对时序错误检测纠正技术的优化方法。主要的研究工作分以下三个方面:1、基于时序借用的低性能损失现场错误纠正技术研究。针对基于指令回放技术的时序错误纠正导致的性能损失问题,本文提出了一种基于时序借用的现场错误纠正技术。寄存器检测到时序错误时,使用时序错误锁存器和数据纠正锁存器记录时序错误和当时的寄存器输入值,并使用时序错误信息将正确的输入值纠正至寄存器输出,从而完成了与错误检测同步的现场错误纠正。实验表明,现场错误纠正技术解决了传统方法中纠错性能损失较大的问题,大幅度提升时序容错处理器的容错能力。2、基于轻量级检测纠正的错误消除技术研究。针对传统时序容错处理器中由时序检测和纠正电路引入的额外成本问题,本文提出了一种轻量级的时序错误消除寄存器设计,使用寄存器内部的时序错误观测点直接在寄存器输出点进行错误纠正,大大减少了时序错误修复的额外资源成本。该设计的轻量级特性可有效解决传统方法中检测纠正电路的额外成本问题,提升时序容错处理器的能量效率。3、基于采样检错一体化的时序容错技术研究。通过研究寄存器边沿采样过程和检测纠正技术的共通性,提出了一体化处理正常采样和检测纠正时序错误的时序容错技术,将容错寄存器的额外面积成本控制为甚低乃至低于普通寄存器。该研究更加深入地挖掘了时序容错处理器额外成本降低的可能性,在更低面积成本的前提下,实现了基本无性能损失的时序错误纠正,进一步提升了时序容错处理器的容错能力。本文提出的几项时序容错处理器的优化技术可以有效降低时序容错技术的错误纠正性能损失和额外面积成本,拓展了处理器的容错能力,改善了电路的能量效率。