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随着集成电路规模的不断增大,集成工艺不断进步,对集成电路的设计方法提出了更高要求。而芯片规模日益增大,时钟频率不断提高,作为电路系统的时间参考,时钟信号在同步电路系统中占据着重要地位。时钟树是描述时钟信号的传播网络,它对于系统功能和性能都是至关重要的。在集成电路后端设计中时钟树综合的主要任务是达到电路的静态时序要求。随着芯片设计的时钟频率越来越高,时钟结构越来越复杂,时钟树综合是深亚微米芯片后端设计中的一个重要环节。如何使时钟信号按照设定的时钟约束传输到芯片上各个寄存单元,如何在时钟树达到时序要求时尽量减少时钟网络上的缓冲器和倒相器数量以减小时钟网络的功耗开销和面积开销都是时钟树综合时需要考虑的问题。本文课题的研究方向是基于Garfield5 SoC(System-on-Chip)芯片设计,使用Synopsys公司的Astro、PrimeTime等后端设计工具探讨了在深亚微米后端设计流程中时钟树综合和优化技术。Astro是Synopsys公司的集成电路后端设计工具,它集布局、时钟树综合和布线为一体。本文首先介绍了时钟树综合的概念、相关理论和影响时钟树性能的几个重要因素(时钟树源点、时钟周期、时钟树最大延迟和最小延迟、时钟偏差(clockskew)、传递时间(transitiontime)和缓冲器种类)。然后讨论了减小时钟偏差、调整时钟树延迟以及降低时钟树功耗的方法。并且结合实验室研发的SoC芯片Garfield5,在SMIC(中芯国际)0.18μmCMOS工艺下,基于Astro物理设计流程,分析了不同设计方案对时钟树性能的影响。Garfield5的实验结果表明:结合Astro自动时钟树综合流程,采用功耗管理模块(PMC)布局优化、调整门控时钟连线权重和调整时钟源位置的方法后,系统主时钟(CLK5M)的时钟偏差控制在0.158ns以内,最长的时钟树延时路径调整到1.75ns。Garfield5芯片面积在5mm×5mm以内,最高频率达到100MHz。