SerDes是一种主流的串行通信技术,在发送端将多路低速并行信号复接成单路高速信号,经过传输媒介(光纤或背板)到达接收端,最后再重新分接成低速并行信号。这种并串转换通信技术充分利用了信道容量,极大的降低了通信成本,满足了现代海量数据交换对I/O接口的要求。在高速SerDes芯片的应用系统中,为了能够传输高速的数据,一般会将时钟信息隐藏在所要传输的串行数据中。因此,SerDes接收机中通常利用时钟数据数据恢复电路(CDR)来接收高速串行信号并判断信号的相位,进而提取出时钟信号,最后对数据进行重采样。本文在分析了常见时钟数据恢复电路典型结构后,针对高速SerDes系统设计实现了20Gb/s全速率Bang-bang型时钟数据恢复电路。该电路具有锁定速度快、输出抖动小等优点。在现代高速SerDes通信系统中,随着传输速率越来越高,传输媒介由于介质损耗、串扰、色散等非理想因素会使接收端的信号产生严重的码间干扰。码间干扰不仅会增大系统的误码率,甚至会使时钟数据恢复电路无法正确提取时钟信号。为此,在接收端必须采用均衡器来补偿信道的损耗。本文分析了常见传输媒介的信道特性,重点讨论了接收端均衡器的工作原理与典型结构,并设计了20Gb/s高速前馈均衡器(FFE)。该前馈均衡器采用3抽头分数间隔延时线,能对经过长线传输产生严重码间干扰的信号进行均衡。本次设计采用TSMC 65nm CMOS GP工艺,进行了时钟数据恢复电路和前馈均衡器的电路设计,前仿真,版图设计和后仿真。FFE和CDR模块的版图面积为1190μm×810μm。后仿真结果表明,分数前馈均衡器能对受到严重码间干扰的信号进行均衡,均衡后的眼图水平张开度达到0.76UI；均衡后的信号作为CDR的输入,CDR的锁定时间小于100ns,恢复出时钟的峰峰抖动为2.25ps,恢复出数据的峰峰抖动为3.3ps,均小于0.1UI,符合系统指标要求。电源电压为1V时,CDR和FFE电路的功耗为128mW。