【摘 要】
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深度学习网络复杂度随着研究进展日益增加,作为深度学习的重要分支,卷积神经网数据量与计算量也与日俱增,各种加速平台应运而生。为使得卷积神经网络能够应用在低功耗、高并行度的嵌入式场景,本文致力于研究实现一种基于FPGA的深度学习软硬件协同设计的方法,并基于此实现了YOLOV3-Tiny算法。在对YOLOV3-Tiny网络结构研究后,本文对卷积核参数进行了融入BN层与16bit定点量化操作。本文根据软硬
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深度学习网络复杂度随着研究进展日益增加,作为深度学习的重要分支,卷积神经网数据量与计算量也与日俱增,各种加速平台应运而生。为使得卷积神经网络能够应用在低功耗、高并行度的嵌入式场景,本文致力于研究实现一种基于FPGA的深度学习软硬件协同设计的方法,并基于此实现了YOLOV3-Tiny算法。在对YOLOV3-Tiny网络结构研究后,本文对卷积核参数进行了融入BN层与16bit定点量化操作。本文根据软硬件各自的优势,进行了人工软硬件任务划分,让软件端负责系统控制与适合CPU串行处理的任务,让硬件端负责计算密集型、并行度高的任务。针对PL端任务,本文使用了Vivado HLS高层次综合工具,实现了PL端的加速模块IP核设计与封装,并优化了特征图与卷积核参数的存储方式,使用了多通道传输与乒乓缓冲进一步减少了系统时延;针对PS端任务,本文在Vivado SDK环境下编写了相应的软件驱动,分别实现了图片输入、数据控制与检测输出模块。最终本文基于ZYNQ7035搭建了软硬件协同目标检测系统,该系统在coco测试集下系统性能达到了27.52GOPS,是CPU(Interi5-9300H)的33倍,是ARM(Cortex A9)的707倍,是GPU(GTX 1660 Ti)的0.16倍。性能功耗比达到了12.8GOPS/W,达到了CPU(Interi5-9300H)的58倍,ARM(Cortex A9)的984倍,GPU(GTX 1660 Ti)的25倍,达到了低功耗高性能的目的。
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