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随着CMOS器件特征尺寸缩小到10 nm工艺节点,Si基MOSFET已接近其物理极限。由于Ge的高空穴迁移率、Ⅲ-Ⅴ族材料的高电子迁移率,将高性能的Ge-pMOSFET与Ⅲ-Ⅴ族n-MOSFET集成在一起制备CMOS倒相器,成为“后摩尔时代”获得高性能CMOS集成电路的重要途径之一。然而,与Si02/Si系统相比,Ge表面缺乏高质量的本族氧化物。为了获得高质量的高k栅介质Ge MOS器件,一个重要挑战是Ge衬底与高k栅介质间的界面钝化,这是下一代高性能CMOS器件的关键。然而,钝化层的引入将会引起阈值电压的变化,从而对器件性能带来影响。本文即围绕高k栅介质Ge MOS器件界面钝化层材料、结构及钝化工艺开展了深入系统的实验研究;并从理论上分析了影响阈值电压变化的各种因素,由此建立了堆栈高k栅介质Ge pMOSFET阈值电压模型。实验方面,首先分别以GGON、TaYON和ZrLaON作为界面层,以HfTiON作为高k层,并对它们进行F等离子体钝化处理,在Ge衬底上制备了 Al/HfTiON/界面层/Ge MOS电容。对三种不同界面钝化层样品的电特性测量表明,MOS器件的界面质量均得到改善,获得了低的界面态密度Dit、低的栅极漏电和高的器件可靠性,其中,以TaYON为界面层的Al/HfTiON/TaYON/Ge MOS器件呈现出最好的界面特性(带隙中间附近界面态密度～2.5×1011 cm-2cV-1)、最低的栅极漏电流密度(2.47×10-5 Acm-2@Vg = Vfb+1V)、最小的电容等效厚度(1.14nm)和高的k值(24.9)。在上述研究基础上,基于Si钝化的良好效果,设计了NbON/Si和LaON/Si双钝化层结构,并以HfTiON或HfLaON为高k栅介质,制备了经过F等离子体钝化处理的 HfLaON/(NbON/Si)/Ge MOS 和 HfTiON/(LaON/Si)/Ge MOS。另外,采用交替溅射方法制备了 ZrON/TaON多层复合栅介质Ge MOS电容。结果表明,三种界而钝化层结构和制备方法,均可有效抑制界面低k氧化物GeOx的形成,显著减少了高k/Ge界面及其附近相关缺陷,从而获得了优良的界面特性、低的栅极漏电、小的CET、高的等效k值和器件可靠性。三种钝化方法相比,ZrON/TaON多层复合栅介质的综合性能更好,显示出在Ge MOS器件制备方面的更大优势。理论上,通过求解泊松方程,综合考虑短沟道效应(SCE)和漏致势垒降低效应(DIBL),建立了有钝化层的Ge沟道pMOSFET阈值电压模型。详细分析了器件结构和物理参数,包括沟道长度、界面钝化层厚度、栅氧化层厚度、衬底掺杂浓度、漏源电压等对阈值电压的影响。在此基础上,进一步考虑量子效应,对阈值电压模型进行了修正,使模拟结果与实验数据能很好地符合。利用此模型,讨论分析了器件结构和工艺参数对阈值电压的影响,获得了小尺寸Ge pMOSFET主要参数合理的取值范围,模型适宜于器件模拟和设计。