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随着多媒体技术和互联网的快速发展，信息量越来越大，给有限的存储空间和传输带宽带来了困难，因而需要对数据进行有效的处理和压缩。ITU-T和ISO/IEC ITCI两大组织在2003年正式颁布H.264的压缩标准，并作为MPEG-4的第10部分。H.264具有很好的压缩效率，同时通过将编码层和网络层分离，针对不同的网络采用不同的网络打包方法，非常适合网络传输，因而具有广阔的应用前景。
本文在介绍H.264编码原理的基础上，提出一种基于H.264基本规范的编解码硬件结构。首先，采用MATLAB语言对H.264的算法进行软件仿真和建模，然后对硬件设计进行Verilog实现。在离散余弦变换的VLSI实现中，采用蝶形结构，减少加法器个数，同时将离散余弦变换和Hadamard变换进行复用，减少硬件消耗。在量化模块的VLSI实现中，通过设计4级流水线，在速度降低不多的情况下，硬件消耗缩减到只有原来的四分之一。在熵编码的VLSI实现中，采用全0子块探测的算法，加快编码速度，采用计算方法代替查找表法，节省RAM资源；采用流水线结构，减少硬件的消耗，并且节约RAM资源；通过状态机控制Level工作，达到减少功耗的目的。在熵解码的VLSI设计中，提出一种新的算法，该算法采用地址查找法来提高解码速度，同时采用流水线结构，加快解码速度，采用计算方法代替查找表，减少ROM资源。最后，将H.264模块放到Xiiinx的FPGA开发板ML310上进行仿真测试。仿真测试结果：所用资源为24137个Slice，系统最高工作频率87.346 MHz，满足目标54 MHz的要求。