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数据加密和信息保护已经被智慧家庭、医疗研究、国防安全等民用和军事领域所广泛应用,目前实现这种技术主要用两种平台,即软件和硬件平台实现。硬件实现更具实用性,也更复杂。一方面,虽然软件实现数据加密比较灵活,但是加密和解密效率低,应用FPGA硬件并行处理数据速度更快,更适合处理大数据时代下的海量数据;另一方面,软件运行的过程中数据容易被网络病毒破坏和盗取,受攻击的风险逐年增加,而FPGA硬件技术则更适合在数据处理过程中保护数据。本论文首先对传统对称加密算法以及非对称加密算法进行分析,通过对数据在传输过程中信息容易被黑客进行非法截获、暴力破解、有意篡改的问题进行介绍,对常用的加密算法的优点和缺点进行对比分析,针对这些问题而选择了适合的AES对称加密算法,并利用RSA算法的优点进行互补改进。在硬件实现上,基于AES加密算法的基本原理,使用Verilog HDL(硬件描述语言)依次实现算法的字节代换运算、行移位运算、列混合运算、轮密钥加运算。结合RSA算法,对AES算法中密钥容易被截获破解的缺陷进行改进,最终通过数字信封技术对数据进行收发。其次,为提高硬件的利用效率,对AES实现部分采用了流水线式的设计。设计中利用FPGA在QuartusII 13.0中的开发环境,在Altera公司的EP4CE115F29C7芯片中完成了加解密IP的设计。通过对当前行业主流的总线进行对比,最终采用AHB-Lite总线。研究了AMBA总线协议,分析了协议中模块之间的接口设计、IP的调用,提高了本文设计的AES IP核的通用性。研究最终实现了FPGA开发应用中对加密解密算法的IP设计,逐步完成了各分模块的设计分析、实现了布局布线;通过对设计完成的加解密IP进行仿真测试后,数据加密解密速度达到了1.62Mb/s,编写Testbench完成后,在Quartus II上联合Model Sim仿真工具进行了时序分析验证,运行过程中对加解密的可靠性、错误率进行了检测,用时序结果验证了设计的正确性和可行性,达到了设计的预期目的。