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随着大规模集成电路的快速发展,电路设计规模不断增加,芯片设计周期越来越长。为了提高设计效率,一些标准的电路模块被设计成IP(IP,Intellectual Property)核。通过IP核复用技术快速搭建SOC(SOC,System On Chip)电路,来降低芯片设计难度和缩短设计周期。嵌入式存储器IP作为数据存储和交换的模块,虽然其具有高速、高密度等优点,但由此也产生故障率较高的隐患,限制了 SOC的进一步发展。目前,嵌入式存储器IP设计方法主要有两种:全定制型设计和存储器编译器(Compiler)生成。两种存储器IP测试方法类似,但也存在局部差异。全定制设计只需要对具体存储器进行测试,而编译器生成的方法则常需要使用编译器对不同类型的存储器进行抽样测试。本文基于28nm的SRAM(SRAM,Static Radom Access Memory)Compiler产生存储器阵列,通过对该阵列的测试,实现对存储器编译器的评估。存储器内建自测试(MBIST,Memory Built In Self Test)技术具有高故障覆盖率、低设备依赖性及低测试复杂度等优点,成为存储器测试的主流技术。本文以MBIST测试技术为核心,建立了一套既包含存储故障检测又兼顾时序参数测量的存储阵列测试电路。文中首先介绍了存储器测试的研究背景和发展现状,并对存储器测试常见的故障类型和测试算法进行了总结;其次结合SRAM Compiler的结构特征,使用混合测试算法设计出一套存储阵列专用型MBIST功能测试电路;随后在功能测试电路的基础上,以存储单元数据读取时间(Tcq)为例,设计出一种新型存储器时序测试电路;最后将MBIST电路进行综合、物理实现和流片,验证内建自测试电路的功能。并对传统测试数据分析方法进行改进。MBIST测试电路基于UMC 28nm的CMOS工艺设计,主要用于对SRAM存储阵列进行故障检测。经过测试验证,MBIST测试电路能够正常实现对存储阵列的测试功能。与传统内建自测试电路相比,在测试速度保持不变及芯片面积仅增加1.31‰的情况下,BIST电路既能实现存储阵列的功能测试,又能进行存储器存储单元读取时间的测量。