论文部分内容阅读
在现代通信系统中，绝大多数接收机都基于数字信号处理器。传输速率达几Gsps的通信系统，需要高速高精度的模数转换器（ADC）。由于工艺等限制，单个ADC无法同时实现高速高精度，一种比较有效的方法是利用若干个低速高精度的子ADC并行组成高速高精度ADC。然而分时ADC中失配误差的存在严重影响了整体的性能，本文对分时ADC失配误差的校准从模块级、系统级校准两个方面分别进行了研究。首先，分析了分时ADC失配误差在OFDM接收机中的误差建模及失配误差对接收机性能的影响。同时阐述了子ADC数目与子载波数目的关系对均衡器设计的影响。其次，研究了分时ADC失配误差的模块级校准，利用子ADC间的相关性完成了失配误差的估计，并通过完美重构完成了失配误差的校准。同时设计了基于FPGA的4路12比特400MHz的分时ADC时钟、增益误差的校准电路，Modelsim仿真和FPGA验证均表明，经过校准电路后分时ADC的无杂散动态范围（SFDR）提高40dB以上。最后，研究了分时ADC失配误差的系统级校准，将分时ADC看做信道的一部分，进而失配误差的校准与信道均衡可以同时在均衡器中完成。Matlab仿真表明，失配误差经系统级校准后，接收机的误比特率与没有失配误差情况下的误比特率比较接近。