近年来,随着计算机和微电子技术的发展,模数转换器(Analog-to-Digital Converter,ADC)技术进入了一个快速发展的时期。速度为1GSps以上的ADC广泛应用在高速信号处理、雷达、移动通信及射电天文等各个领域,同时,高速通信系统和信号处理系统对模数转换器的速度也提出越来越高的要求。因此,研究单核的超高速ADC有着重要的价值和意义。本文主要介绍了模数转换器的基本工作原理、折叠插值ADC的工作原理和系统的设计。本文的主要内容包括高速比较器电路、超高速ADC其他关键模块和数字校正电路的仿真、设计与实现。在超高速比较器电路的设计中,提出了用有源电感替代电阻作为负载的方法,可以大大提高比较器的精度和速度。基于华虹NEC 0.18μm SiGe BiCMOS设计了一款速度为40GSps的超高速比较器,仿真和测试结果表明,该比较器的工作速度可以达到40GSps,且在3.3V电源电压下,功耗为28mW。在关键电路模块中,采用了两级折叠插值结构,这种结构兼顾了系统的带宽和折叠插值因子。为了增加保持时间和采样精度,设计中采用了流水线型的采样保持电路。为了保证模数转换器的精度,我们采用5位DAC电路和D触发器存储作为片上的前台数字辅助校正电路以提高电路的线性度。通过以上研究,基于TSMC 0.18μm CMOS工艺,完成了单核1GSps / 8bit折叠插值ADC系统的设计。该芯片面积是1.4*1.5mm2,后仿结果表明,在1GSps采样率下,ADC的SNDR为45.05dB,SFDR为53dB,ENOB为7.19位;在200MSps采样率下测试,当输入信号频率为100MHz, ENOB达到6.48bit,功耗是342mW。为了进一步的提高ADC的工作速度,基于TSMC 90nm CMOS工艺完成了单核2GSps,精度为8bit的折叠插值ADC系统的设计。该芯片面积为0.93×0.93mm2 后仿结果表明,在2GSps采样率下,有效位可以达到7.34bit。在1GSps采样率下测试,该芯片的有效位数可达7bit以上,积分非线性和微分非线性均在0.3LSB以内,SNDR为45.93dB, SFDR为50.84dB,功耗是210mW。由于电路中存在着器件的失配和非线性特性,其输出结果不可避免的会出现一些失调和误差。为了降低失调和误差对输出的影响,本文提出了一种基于拟合数据获取校正表的数字后台校正算法。实际结果表明,该校正方法具有通用性并能有效地提高ADC的有效位数。最后,本文利用MATLAB和HSPICE设计了一套可以对各类型高速ADC进行建模与仿真分析的软件系统。通过该系统,我们可以更好的分析ADC的工作流程、电路的工作原理以及各方面参数对系统的影响,同时可以进行电路的非线性分析。该仿真系统对研究、分析和设计高速ADC电路有着重要指导意义。