H.264是由ITU和ISO/IEC联合发布的新一代视频编码标准。同以前的编码标准相比,H.264的压缩效率提升将近一倍,而且它具有良好的网络亲和性,能够适应各种网络的传输。本论文的研究课题是H.264中CAVLC解码器的VLSI设汁。CAVLC(基于上下文的自适应变长编码)是H.264视频编码标准中一种重要的熵编码技术,它在H.264的基本档次、主要档次和扩展档次中均被支持。本论文即基于H.264的基本档次,用VLSI设计方法去设计一个适用于实时视频通信的CAVLC解码器。CAVLC不同于一般的变长编码,它能够根据以往编码的数据在若干码表中自适应的选择,找出与当前编码数据统计特性最相符的一个码表来进行编码。本文对CAVLC的编解码原理及过程进行了详细的探讨,并给出具体的CAVLC编解码举例。在深入理解CAVLC解码流程的基础上,本文完成了CAVLC解码器的VLSI设计。设计引入首“1”检测器来对关键码表进行划分,加快查表解码速度;采用一个控制器来对所有的解码子模块进行控制。整个设计采用Verilog HDL进行实现,解码一个4x4块最多需要62个时钟周期。设计通过了功能仿真以及门级后仿,能够连续地对输入码流进行正确解码。本设计采用TSMC 0.18um CMOS工艺,在Synopsys Design Compiler中进行综合,综合得到的门级电路运行频率可达41.67MHz,电路规模8.9k门,动态功耗3.28mW。该设计能够基本满足4CIF视频的实时解码要求。