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当前,超高速数据传输技术迅猛发展。60GHz毫米波通信系统因为能够满足多Gbps的高吞吐量数据传输容量,已成为该领域集成电路设计者研究的热点之一。CMOS工艺因低成本、高集成度等优势在毫米波通信系统中越来越受到关注和采用。60GHz通信系统的关键模块频率综合器要求能够提供稳定、高频率、足够宽频率范围、低相位噪声的本征信号。本论文研究和设计CMOS90nm工艺下支持IEEE802.15.3c协议的毫米波整数频率综合器,取得的主要成果如下：1、采用Cadence Virtuoso开发设计平台设计CMOS毫米波频率综合器电路。全芯片设计中,采用工艺的传输线模型结构作为毫米波集成电路的互连线。一方面,传输线模型引入提高了模块间匹配度,降低了模块间传输损耗；另一方面,电路仿真中采用传输线分布式参数模型,将提高电路的后仿真的精准度。2、对压控振荡器在毫米波频段进行电感、缓冲级、寄生电容电阻的优化设计。首先,分析了压控振荡器电路的寄生电容来源,采用NMOS交叉耦合结构、树形电容结构设计等多种寄生优化方法；其次,对电感和传输线进行物理建模与仿真,分析噪声抑制机制,采用多种电感和传输线的隔离技术；再次,尝试采用差分共平面波导作为压控振荡器的电感,增加谐振腔品质因数,隔离衬底噪声；最后,分析缓冲放大器最优的电感设计,采用一种两级三缓冲的缓冲模块架构。3、提出了新型的‘’NMOS/PMOS管双注入”的注入锁定分频器电路结构,提高注入锁定分频器的注入锁定范围。通过仿真得到,最优情况下"NMOS/PMOS管双注入”具有传统‘’NMOS管注入”1.5倍的锁定范围。4、设计一款能够满足802.15.3c、802.11ad通信协议要求的26.4GHz～33.5GHz输出整数分频频率综合器,能够覆盖协议输出频率范围、在1MHz频偏处有-103.6dBc/Hz的相位噪声,在10MHz频偏处为-115dBc/Hz的相位噪声和150mW的功耗,能够满足本论文中设计规范802.15.3c协议的收发机对象为噪声的要求。本论文受上海市科委项目10706200202和复旦大学专用集成电路国家重点实验室开放课题10KF013资助。