随着后摩尔时代的到来,在超大规模集成电路设计阶段验证已经逐渐成为困扰各大芯片设计人员的关键问题,虽然可以使用软件仿真、硬件加速仿真等验证方法来加速验证流程,但是随着集成电路设计规模逐渐增大,原先的验证方法在时间成本上已经无法满足当前快速设计迭代的需求,使用FPGA进行芯片设计原型验证已逐渐成为验证阶段主流。但随着设计的规模剧增,单片FPGA已无法满足超大型集成电路设计的验证需求,从而衍生出高密度FPGA原型验证系统与配套EDA软件。而如何将超大型集成电路设计在满足资源约束的前提下合理的划分至高密度FPGA原型验证系统中的每个FPGA中,将成为集成电路验证划分阶段的关键问题,而超大型集成电路设计所需要的FPGA片上资源数量将作为合理划分电路的重要依据。同时随着机器学习的快速发展,将EDA软件与机器学习进行结合从而提升时间性能也逐步成为EDA行业的发展趋势。本文主要针对高密度FPGA原型验证划分阶段的快速资源估算开展了深入研究,基于C++语言并结合相关FPGA验证原理,设计了一款快速RTL级资源估算模型,并应用于商业EDA软件中,实现了FPGA原型验证RTL划分阶段快速资源估计。在此基础上,将RTL级设计资源预测与机器学习相结合,设计并实现了面向RTL级资源估算机器学习模型,为EDA软件与机器学习的结合论证了可行性。本论文的主要工作与成果如下:1、对原型验证流程中综合及技术映射阶段进行研究,使用第三方Parser作为底层软件,运用C++设计了基于传统集成电路流程的快速资源估算模型工具,并用以对来自多个行业的超大规模集成电路进行验证,验证结果表明,在未进行优化时,时间性能相较常规综合流程提升超过1000%,且对LUT与FF资源平均估算准确度达60%以上。在上述传统快速资源估算模型的基础上,进一步设计了满足高密度FPGA原型验证系统划分需求的Bottom To Up算法,使得对RTL级设计资源估算时间较优化前时间利用率提升达220%以上,同时,为进一步提升估算精度,设计了LUT合并、面积约束等优化与约束项算法,使得不考虑特殊器件及工艺的情况下LUT及FF等资源的估算准确率最高达90.11%,更加完善了快速资源估算模型的性能及易用性。2、探索人工智能与传统EDA工具相结合的新方法。以Verific为基础,构建了RTL级描述特征提取器,实现了对67种RTL级描述特征的提取。对特征相关性、贡献度进行进一步分析后进行特征工程,并结合线性回归、随机森林、SVM支持向量机、人工神经网络构造适用于RTL级设计FPGA片上资源估算的机器学习模型,并完成超参数调校及训练,实现了平均LUT、FF资源预测模型确定系数为79.23%的神经网络模型与平均确定系数为75.74%的随机林森模型。最后通过对其预测结果数据进行分析,进一步验证了机器学习在原型验证划分阶段集成电路快速资源估算领域的可行性。本文在快速资源估算模型方面的研究成果,为高密度FPGA原型验证系统的配套EDA软件设计提供了有价值的参考。后续研究将探究融合机器学习的新方法,以进一步提升快速资源估算模型的性能。