在多媒体技术的发展中,图像、视频的压缩处理技术占据着重要的地位,数字图像压缩技术逐渐成为多媒体应用的核心环节。在数字图像压缩领域,静止图像压缩标准JPEG,因为其优良的性能,而有着广泛的应用。近些年来,专用图像压缩芯片正被越来越多的电子产品所采用,JPEG压缩芯片在数码相机等消费电子中有着大量应用,关于图像压缩芯片的研究一直是信息产业的热点。本文基于ALTERA公司的DE2 FPGA开发平台设计实现了JPEG Baseline图像压缩编码系统。系统使用FPGA是CycloneⅡ系列的EP2C35。设计充分利用了可编程逻辑器件FPGA的灵活性和并行性。二维离散余弦变换(DCT)采用了行列分解的方法,并通过快速算法在很大程度上减少了硬件实现的复杂度,提高了模块的吞吐量,并且具有实时、高精度的优点。在量化模块中采用了自行实现的除法器,减少了除法运算的时间。整个设计大量采用了流水线优化设计,提高了系统的工作频率。本文采用Verilog硬件描述语言设计实现JPEG Baseline编码器。整个编码器的设计采用可复用的IP设计方法,各模块功能相对独立,可以分别进行综合仿真,文中给出了各个模块独立的仿真结果。综合和仿真结果表明,此基于CycloneⅡ系列FPGA的JPEG编码器消耗较少的FPGA硬件资源,达到了较高的工作频率,在速度和资源利用率方面均达到了较优的状态。