逻辑模拟是ASIC设计中必不可少的一个环节。随着电路规模的不断扩大和时钟频率的不断加快，逻辑模拟对耗时和准确性的要求也不断提高。由于数字电路的模拟是基于对电路网表中的元件进行逻辑和延时计算的，所以要想得到正确的模拟结果，必须进行正确的逻辑运算和准确的延时分析。逻辑运算是基于布尔表达式的逐级运算，它能够实现对数字电路瞬间状态的模拟，但对具有复杂延迟特性的电路进行连续时间的模拟就无能为力了。延时分析虽然能够描述电路的时间特性，但它与逻辑运算相分离，因此并不能实时地模拟电路的行为。作为数字系统的模拟工具，它们都是不完整的。 Boole过程论是近年来出现的一种新的电路描述和解析的手段。它把逻辑和延迟有机地结合起来归纳为波形，并用波形来描述电路网表中节点的连续时间状态，通过对波形的计算实现整个电路的连续时间状态模拟。因此使用Boole过程的描述和计算方法能够更真实地同时对电路的逻辑功能和延迟特性进行模拟。本文运用波形的基本概念和波形运算的定义，建立了接近实际的模拟模型，并对原算法提出了重要改进，实现了对数字电路在高时钟频率和大集成度条件下的更为准确的模拟。本模拟算法的一个显著优势是：在模拟过程中的任何时候都能够不断地得到电路元件的完全模拟信息。这样就解决了传统的模拟方法在模拟结束之前不能得到任何元件的完整模拟信息的问题，从而提高了模拟的效率。与此同时，本文还针对逻辑模拟验证中涉及到的冒险检测、惯性延迟、反馈处理、伪路径识别、建立与保持时间、关键路径和最短路径等关键问题进行了详细的论述，并分别设计了基于Boole过程的算法。其中，冒险检测定理给出了通过波形运算检测电路中冒险现象的哈尔滨工程大学硕士学位论文形式化方法;波形递增算法解决了Boole过程在处理电路中反馈环问题上的缺陷;伪路径识别算法能够有效地去除电路网表中的无用节点;而惯性冲突消除法能使对节点状态的描述更加真实，并减少了计算量。