随着网络业务和网络数据流量的迅猛增长,网络拥塞问题也逐渐显现出来。传统的网络拥塞控制机制多采用基于“尾部丢弃”算法的实现方案,容易导致高丢包率,从而影响网络服务质量。本文完成一种基于加权随机早期检测(Weighted Random Early Detection,WRED)算法以及定制队列(Customized Queue,CQ)算法的拥塞控制电路模块设计以降低丢包率,从而提高网络服务质量。本文首先分析多种拥塞避免算法以及拥塞管理算法,在对比多种算法的优缺点以及硬件实现可行性后,选取WRED算法与CQ算法来实现本文拥塞控制功能,并对WRED算法进行了改进;然后本文完成一种网络处理器中的拥塞控制电路模块整体硬件架构设计,并进行模块划分,通过Verilog硬件描述语言(Hardware Decription Language,HDL)设计拥塞控制电路模块。最后,对本文设计进行功能仿真验证、现场可编程门阵列(Field Programmable Gate Array,FPGA)板级验证和逻辑综合。本文完成的基于WRED算法以及CQ队列算法的拥塞控制实现方案,比通常采用的基于“尾部丢弃”算法的拥塞控制实现方案具有更稳定的队列长度以及更小的丢包率。实验表明,本文拥塞控制电路模块的报文丢包率小于0.1%,在中芯国际(Semiconductor Manufacturing InterNational Corporation,SMIC)65nm 工艺库下综合时钟频率达到200MHz,接口带宽达到5G以上。本文设计的网络拥塞控制电路模块可以运用到相应的网络处理器中,以达到改善网络拥塞状况,提高网络传输性能的效果。